JPH0424741B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 この発明はデータ伝送装置に関し、特に、任意
の時間間隔で送信されるデータを、選択的に複数
の並列な伝送路のいずれかに伝送するようなデー
タ伝送装置に関する。

従来の技術 電子計算機などの処理装置は、複数の処理ユニ
ツトをデイジタル信号による通信によつて結合
し、データ処理を行なうようにしている。このよ
うに、複数の処理ユニツトによつて処理を分散し
て処理するとき、一般にそれぞれの処理ユニツト
におけるデータ処理の内容が異なり、各処理を行
なうために必要なデータや得られた結果も異な
る。

発明が解決しようとする問題点 上述の複数の処理ユニツト群を結合するとき、
データの受け渡しの必要な処理ユニツトをデータ
の処理ごとに配線しかつ入出力ポートを設ける
と、ハードウエアが非常に複雑になり、装置が大
型化するとともに、コスト的にも高価になるとい
う問題点があつた。

それゆえに、この発明の主たる目的は、異なる
種類のデータ群を同一のデータ伝送路を用いて伝
送することができ、しかもそのデータの一部ある
いはそのデータに付随する識別子によつてそのデ
ータの行先と特定させ、ハードウエアの配線量を
減らすことができかつ所望の伝送路に選択的にデ
ータを伝送できるようなデータ伝送装置を提供す
ることである。

問題点を解決するための手段 この発明はデータ伝送装置であつて、それぞれ
が並列に設けられ、後段に送信許可信号を出力し
たことに応じて、後段からのデータを保持し、前
段から送信許可信号が与えられたことに応じて、
データを出力する複数の出力側データ伝送路と、
後段に送信許可信号を出力したことに応じて、後
段からのデータとデータの一部または当該データ
に付随する伝送路を指定するための識別子とを受
け、前段から送信許可信号が与えられたことに応
じて、データおよび識別子を前段に出力する入力
側データ伝送路と、複数の出力側データ伝送路か
らそれぞれ送信許可信号が出力されているか否か
を判別する判別手段と、少なくとも識別子に対応
する出力側データ伝送路からの送信許可信号が出
力されていることを判別手段が判別したことに応
じて、入力側データ伝送路から出力されたデータ
を対応の出力側データ伝送路に出力するように制
御する制御手段とを備えて構成される。

作 用 この発明に係るデータ伝送装置は、後段に送信
許可信号を出力してデータと、データの一部また
はそのデータに付随する識別子とを保持し、並列
的に設けられた複数の出力側データ伝送路のう
ち、少なくとも識別子に対応する出力側データ伝
送路からの送信許可信号を出力していることを判
別したことに応じて、入力側データ伝送路からの
データを対応の出力側データ伝送路に出力するこ
とができる。したがつて、異なる種類のデータが
入力側データ伝送路に伝送されて来ても、識別子
に応じて出力側データ伝送路を選択してそのデー
タを伝送できるため、異なる種類のデータごとの
入出力ポートを設けたり、特別な配線を設ける必
要がなくなる。

実施例 第１図はこの発明の一実施例のデータを２分岐
して伝送する装置の概略ブロツク図である。

まず、第１図を参照して、データを２つの伝送
路に分岐して伝送する例について簡単に説明す
る。この第１図に示す実施例に用いられるデータ
伝送路１，１００，２００はそれぞれデータを伝
送するための線路信号と、前段のデータ伝送路が
空であるか否かを伝えるUK信号を有している。
また、この実施例では、データ伝送路１と並列的
に識別子伝送路２が設けられる。識別子伝送路２
はタグと称される識別子を伝送するものである。
この識別子はデータ伝送路１に伝送されたデータ
を２つのデータ伝送路１００，２００のいずれか
に伝送すべきかを示すものである。

今、データ伝送路１００，２００がともに空で
あつて、データの伝送が可能であるとき、UK信
号１０ａ，２０ａがそれぞれ制御部１０，２０に
与えられる。制御部１０，２０はそれぞれUK信
号１０ａ，２０ａが入力されると、データ伝送路
１００，２００のそれぞれが空であることを判別
し、それぞれ判別信号１０ｂ，２０ｂをANDゲ
ート４に与える。ANDゲート４は制御部１０，
２０からそれぞれデータ伝送路１００，２００が
空であることを表わす判別信号１０ｂ，２０ｂが
入力されると、AK信号をデータ伝送路１と識別
子伝送路２に与える。

識別子伝送路２はデータ伝送路１に伝送したデ
ータがたとえばデータ伝送路１００に伝送すべき
であることを表わす識別子を識別子復号部３に与
える。識別子復号部３は識別子伝送路２から伝送
されてきた識別子を復号し、制御信号１０ｃを制
御部１０に与えてこれを能動化する。それによつ
て、データ伝送路１から伝送されてきたデータが
制御部１０を介してデータ伝送路１００に伝送さ
れる。逆に、識別子伝送路２からデータ伝送路２
００にデータの伝送すべきことを示す識別子が識
別子復号部３に与えられると、識別子復号部３は
制御信号２０ｃを制御部２０に与えてこれを能動
化し、データ伝送路１に伝送されてきたデータ
を、制御部２０を介してデータ伝送路２００に伝
送する。

もし、データ伝送路１００，２００のいずれか
一方、たとえばデータ伝送路１００がデータを伝
送中であるときには、制御部１０に対してUK信
号１０ａが与えられない。このため、制御部１０
はデータ伝送路１００が伝送中であることを判別
し、ANDゲート４の一方の入力端にローレベル
信号を与える。このため、ANDゲート４が閉じ
られ、Ak信号がデータ伝送路１および識別子伝
送路２に与えられなくなる。すなわち、データ伝
送路１００，２００のいずれか一方でもデータの
伝送中である場合には、データ伝送路１に伝送さ
れてきたデータは伝送されない。

第２図はデータを２分岐する実施例の具体的な
回路図である。まず、第２図を参照して、構成に
ついて説明する。前述の第１図に示したデータ伝
送路１からのデータはレジスタ４に与えられる。
このレジスタ４はｎビツトのデータを一時記憶す
る第１の記憶手段を構成する。また、第１図に示
した識別子伝送路２から伝送されてきた識別子は
識別子復号部３を構成するＤタイプフリツプフロ
ツプ５のＤ入力に与えられる。Ｃ素子
（Coincidence Element）６，７はパルス信号C₀
に基づいて、レジスタ４へのデータの書込み制御
するものである。

一方の制御部１０はレジスタ１１とＣ素子１２
および１３とORゲート１４とＤタイプフリツプ
フロツプ１５とから構成される。また、他方の制
御部２０はレジスタ２１とＣ素子２２および２３
とORゲート２４とＤタイプフリツプフロツプ２
５とから構成される。レジスタ１１，２１は前述
のレジスタ４に記憶されたｎビツトのデータを一
時記憶する第２の記憶手段を構成する。Ｃ素子１
２および１３はレジスタ１１へのデータの書込み
を制御するものであり、Ｃ素子２２および２３は
レジスタ２１へのデータの書込みを制御するもの
である。Ｄタイプフリツプフロツプ１５および２
５は前述のＤタイプフリツプフロツプ５によつて
復号された識別子に基づいて、レジスタ４に記憶
されているデータを制御部１０側のレジスタ１１
に書込むかあるいは制御部２０のレジスタ２１に
書込むかを選択するものである。

次に、第２図に示したデータ伝送装置の動作に
ついて説明する。初期状態においては、リセツト
信号がＣ素子６，７，１２，１３，２２および２
３に与えられ、これらを初期リセツトするととも
に、ORゲート１４，２４を介してＤタイプフリ
ツプフロツプ１５，２５をそれぞれ初期リセツト
する。Ｄタイプフリツプフロツプ１５および２５
はそれぞれ初期リセツトされたことによつて、
Q₁，Q₂出力がともに“Ｌ”になつている。また、
Ｃ素子１２，１３，２２および２３もそれぞれリ
セツトされているため、それぞれのQ₁出力は
“Ｌ”になつている。

Ｃ素子１２のQ₁出力およびＣ素子２２のQ₁出
力はそれぞれANDゲート８に与えられる。AND
ゲート８は２つの入力が“Ｌ”になつているた
め、ＨレベルのAK信号を出力する。このAK信
号が“Ｈ”のときには、レジスタ１１，２１にそ
れぞれデータが記憶されておらず、データの伝送
が可能であることを示している。すなわち、Ｃ素
子１２，２２はそれぞれのQ₁出力が“Ｌ”であ
れば、それぞれに対応するレジスタ１１，２１に
データが記憶されていないことを示している。

この状態で、データがレジスタ４に入力され、
識別子がＤタイプフリツプフロツプ５に与えら
れ、パルス信号C₀がＣ素子６に与えられる。こ
のとき、Ｃ素子７のQ₂出力は初期リセツトによ
り、“Ｈ”になつている。パルス信号C₀が“Ｈ”
になると、Ｃ素子６のQ₁出力が“Ｈ”になる。
Ｃ素子７はAK信号が“Ｈ”であるため、パルス
信号C₀がＣ素子７のQ₁出力に伝達される。する
と、レジスタ４はＣ素子７のQ₁出力が“Ｈ”に
立上がるタイミングで、データを記憶する。Ｃ素
子７のQ₁出力はＣ素子１２，２２に伝達されよ
うとするが、Ｄタイプフリツプフロツプ１５の
Q₁出力およびＤタイプフリツプフロツプ２５の
Q₂出力は初期リセツトにより“Ｌ”になつてい
るため、Ｃ素子７のQ₁出力はＣ素子１２，２２
への入力が許可されない。

一方、データとともに与えられる識別子はたと
えばデータをデータ伝送路１００に伝送するため
に、“１”を示しているものとする。Ｄタイプフ
リツプフロツプ５は識別子が“１”になつてい
て、Ｃ素子７のQ₁出力が“Ｈ”に立上がるタイ
ミングでＱ出力を“Ｈ”にし、出力を“Ｌ”に
する。Ｄタイプフリツプフロツプ５のＱ出力が
“Ｈ”になると、その立上がりでＤタイプフリツ
プフロツプ１５がセツトされ、そのQ₁出力が
“Ｈ”になり、Ｄタイプフリツプフロツプ２５の
Q₂出力は依然として“Ｌ”を保持している。

Ｄタイプフリツプフロツプ１５のQ₁が“Ｈ”
になつたことによつて、Ｃ素子７のQ₁出力が、
“Ｈ”になつたAK信号を受けるＣ素子１２のQ₁
出力に伝達される。そして、データ伝送路１００
からの送信許可信号UK１２が“Ｈ”になると、
Ｃ素子１３のQ₁出力が“Ｈ”になる。そして、
その立上がりのタイミングで、レジスタ４に記憶
されていたデータがレジスタ１１に記憶され、デ
ータ伝送路１００に伝送される。

一方、Ｃ素子２２は、Ｄタイプフリツプフロツ
プ２５のQ₂出力が“Ｌ”であるため、Ｃ素子２
２からの“Ｈ”のQ₁出力は許可されず、Ｃ素子
２３に伝達されない。このため、レジスタ２１に
はパルス信号が与えられないため、レジスタ４に
記憶されたデータはレジスタ２１に記憶されな
い。このように、識別子が“１”になると、レジ
スタ４の記憶されたデータはレジスタ１１を介し
てデータ伝送路１００に伝送されるが、データ伝
送路２００には伝送されない。

上述のごとくして、Ｃ素子１３のQ₁出力が
“Ｈ”になると、Q₂出力は“Ｌ”になる。する
と、ORゲート１４はＣ素子１３のQ₂出力の
“Ｌ”によりＤタイプフリツプフロツプ１５をリ
セツトする。Ｄタイプフリツプフロツプ１５はリ
セツトされると、そのQ₁出力が“Ｌ”になるた
め、Ｃ素子１２のQ₁出力が“Ｌ”になる。この
とき、Ｃ素子２２のQ₁出力も“Ｌ”であるため、
ANDゲート８は“Ｈ”のAK信号を出力する。
それによつて、次のデータの伝送が許可される。

次に入力されたデータをデータ伝送路２００に
伝送するために、識別子が“０”になると、今度
はＤタイプフリツプフロツプ２５がセツトされ、
Ｃ素子７のQ₁出力がＣ素子２２，２３に伝達さ
れ、レジスタ２１にパルス信号が与えられ、レジ
スタ４に記憶されたデータがレジスタ２１に記憶
されてデータ伝送路２００に伝送される。

なお、上述の説明では、データ伝送路１からの
データをデータ伝送路１００または２００のいず
れか一方にのみ伝送するようにしたが、データ伝
送路１００および２００の両方に同時にデータを
伝送することも可能である。その場合には、Ｄタ
イプフリツプフロツプ１５，２５のクロツクパル
スとして、Ｄタイプフリツプフロツプ５のＱまた
はのいずれか一方の出力を共通的に与えるよう
にすればよい。

第３図はデータを４分岐して伝送する実施例の
概略ブロツク図である。この第３図に示す例は、
前述の第１図に示した例が２つのデータ伝送路１
００，２００に分岐して伝送するものであつたの
に対して、４つのデータ伝送路１００，２００，
３００および４００のいずれもが空き状態のとき
に１ないし４つの伝送路に分岐して伝送できるよ
うにしたものである。このために、各データ伝送
路１００，２００，３００および４００のそれぞ
れに対応して制御部１０，２０，３０および４０
が設けられる。また、識別子復号部３は４つのデ
ータ伝送路１００，２００，３００および４００
にデータを分岐して伝送するために、それぞれを
特定する識別信号を制御部１０，２０，３０およ
び４０に与える。また、すべてのデータ伝送路１
００，２００，３００および４００のそれぞれが
空き状態であることを判別するためにANDゲー
ト８０が設けられる。

この第３図に示す実施例では、各データ伝送路
１００，２００，３００および４００のそれぞれ
が空き状態であることをANDゲート８０が判別
したとき、それを示す信号がデータ伝送路１およ
び識別子伝送路２に与えられる。そして、識別子
伝送路２から識別子復号部３に対して、いずれの
データ伝送路にデータを伝送すべきかを表わす識
別信号が制御部１０，２０，３０および４０のい
ずれかに与えられる。たとえば、制御部３０に対
して識別信号が与えられると、制御部３０はデー
タ伝送路１からのデータをデータ伝送路３００に
伝送する。また、たとえば制御部２０，４０に対
して識別信号が与えられると、制御部２０はデー
タ伝送路１からのデータをデータ伝送路２００に
伝送し、制御部４０はそのデータをデータ伝送路
４００に伝送する。

第４図はデータを４分岐して伝送する実施例の
具体的な回路図である。この実施例では、４つの
データ伝送路を識別するために、識別子はデータ
の一部に含まれていて、２ビツトで構成される。
この２ビツトの識別子は識別子復号部５０に与え
られる。識別子復号部５０はその２ビツトの識別
子に基づいて、４つの識別信号DC１，DC２，
DC３およびDC４を出力する。そして、これらの
識別信号DC１ないしDC４はそれぞれ制御部１
０，２０，３０および４０に与えられる。

制御部１０，２０は前述の第２図に示した実施
例と同様にして構成される。制御部３０も同様に
して、レジスタ３１とＣ素子３２，３３とORゲ
ート３４とＤタイプフリツプフロツプ３５とから
構成される。同様にして、制御部４０もレジスタ
４１とＣ素子４２，４３とORゲート４４とＤタ
イプフリツプフロツプ４５とから構成される。さ
らに、４つの伝送路のいずれもが空き状態である
ときに、データの伝送を可能にするために、４入
力ANDゲート８０が設けられる。そして、この
４入力ANDゲート８０には、Ｃ素子１２のQ₁出
力、Ｃ素子２２のQ₁出力、Ｃ素子３２のQ₁出力
およびＣ素子４２のQ₁出力が与えられ、それら
の出力がいずれも“Ｌ”のとき“Ｈ”のAK信号
をＣ素子７に与える。

上述のごとく構成された４分岐データ伝送装置
では、パルス信号C₀がＣ素子６に与えられると、
そのパルス信号がＣ素子７に伝達され、レジスタ
４にパルス信号が与えられる。レジスタ４はその
パルス信号の立上がりのタイミングでデータを記
憶する。レジスタ４に記憶されたデータのうち、
２ビツトの識別子は識別子復号部５０に与えら
れ、識別される。そして、識別子復号部５０から
たとえば識別信号DC４が出力され、Ｄタイプフ
リツプフロツプ４５に与えられると、このＤタイ
プフリツプフロツプ４５がセツトされ、Ｃ素子７
から出力されたパルス信号はＣ素子４２，４３に
伝達され、レジスタ４１にパルス信号が与えられ
る。それによつて、レジスタ４に記憶されていた
データがレジスタ４１に記憶され、データ伝送路
４００に伝送される。

また、データ伝送路３００を選択するための識
別子が与えられると、識別子復号部５０は識別信
号DC３を出力し、制御部３０によつてレジスタ
４に記憶されたデータがデータ伝送路３００に伝
送される。以下、同様にして、データ伝送路２０
０にデータを伝送するための識別子が識別子復号
部５０に与えられると、識別信号DC２が出力さ
れ、制御回路２０によつてレジスタ４に記憶され
たデータがデータ伝送路２００に伝送される。デ
ータ伝送路１００にデータを伝送するための識別
信号が識別子復号部５０に与えられると、識別信
号DC１が出力され、制御回路１０によつてレジ
スタ４に記憶されたデータがデータ伝送路１００
に伝送される。

なお、上述の説明では、４つの伝送路１００，
２００，３００および４００のいずれかにデータ
を伝送できるようにしたが、これに限ることな
く、２以上の伝送路に並列的にデータを伝送する
ことも可能である。その場合には、伝送したい複
数の伝送路を識別するための識別信号を識別子復
号部５０から同時に出力できるように識別子復号
部５０を構成すればよい。

第５図はデータを４分岐して伝送する他の実施
例の具体的な回路図である。この第５図に示す実
施例は、識別子復号部５０とＤタイプフリツプフ
ロツプ１５，２５，３５および４５との間に
ANDゲート１６，２６，３６および４６をそれ
ぞれ設け、識別子復号部５０の識別出力DC１な
いしDC４をそれぞれANDゲート１６，２６，３
６および４６の一方入力端に与え、他方入力端に
Ｃ素子７のQ₁出力を与えるようにしたものであ
る。

このようにANDゲート１６，２６，３６およ
び４６を設けたのは、たとえばデータ伝送路１０
０に連続してデータを伝送できるようにするため
である。すなわち、前述の第４図に示した実施例
では、伝送路１００から４００まで順にデータを
伝送するとき、識別子復号部５０はデータに含ま
れる識別子に基づいて、識別出力DC１ないしDC
４を順次出力するため、Ｄタイプフリツプフロツ
プ１５，２５，３５および４５を順次セツトする
ことができる。

ところが、Ｄタイプフリツプフロツプ１５，２
５，３５および４５はそれぞれに対応する伝送ラ
インにデータを伝送し終えると、リセツトされ
る。しかし、たとえばデータ伝送路１００に連続
してデータを伝送するとき、識別出力DC１は連
続して“Ｈ”レベルになり続ける。このため、Ｄ
タイプフリツプフロツプ１５は最初のデータを伝
送し終えるとリセツトされ、このとき識別出力
DC１は“Ｈ”を維持しているため、次のデータ
をデータ伝送路１００に伝送しよとしても、Ｄタ
イプフリツプフロツプ１５をセツトすることがで
きない。

そこで、第５図に示した実施例では、Ｄタイプ
フリツプフロツプ１５のクロツク入力端側に
ANDゲート１６を設け、このANDゲート１６の
一方入力端に識別出力DC１を与え、他方入力端
にはＣ素子７からのパルス信号を与えるようにし
たため、識別出力DC１が“Ｈ”を保持していて
も、Ｃ素子７からのパルス信号によつてANDゲ
ート１６が開かれ、Ｄタイプフリツプフロツプ１
５をセツトすることができる。したがつて、連続
的にデータ伝送路１００にデータを伝送する場合
であつても、１つのデータを伝送するごとにＤタ
イプフリツプフロツプ１５がリセツトされるが、
次のデータを伝送するためにパルス信号がＣ素子
６に入力されると、そのパルス信号がＣ素子７を
介してANDゲート１６に与えられるため、Ｄタ
イプフリツプフロツプ１５がセツトされ、連続し
てデータ伝送路１００にデータの伝送が可能にな
る。

第６図はデータを４分岐して伝送するその他の
実施例の詳細な回路図である。前述の第４図およ
び第５図に示した実施例は、入力されたデータを
１つのデータ伝送路のみならず、複数のデータ伝
送路たとえばデータ伝送路１００，２００に同時
にデータの伝送が可能であつたが、この第６図に
示す実施例は、空き状態になつている１つのデー
タ伝送路のみにデータの伝送を可能にしたもので
ある。そして、この実施例に示すデータ伝送装置
は、前述の第４図および第５図と同様にして、デ
ータを記憶するためのレジスタ４とこのレジスタ
４にデータの書込みを制御するためのＣ素子６０
と識別子を識別する識別子復号部５０と制御回路
１０ないし４０とから構成される。

制御回路１０はレジスタ１１とＣ素子１８と
ANDゲート１６とバツフア１７とから構成され、
制御回路２０はレジスタ２１とＣ素子２８と
ANDゲート２６とバツフア２７とから構成され、
制御回路３０はレジスタ３１とＣ素子３８と
ANDゲート３６とバツフア３７とから構成され、
制御回路４０はレジスタ４１とＣ素子４８と
ANDゲート４６とバツフア４７とから構成され
る。バツフア１７，２７，３７および４７のそれ
ぞれの出力はワイヤードOR接続されて、Ｃ素子
６０に与えられる。なお、Ｃ素子１８，２８，３
８，４８および６０は、それぞれ前述の第５図の
２段接続したＣ素子１２，１３，２２，２３，３
２，３３，４２，４３および６，７を簡略化して
示している。

次に、動作について説明する。データがレジス
タ４に入力されかつパルス信号C₀がＣ素子６０
に入力されると、レジスタ４はＣ素子６０に伝達
されたパルス信号に基づいてデータを記憶する。
レジスタ４に記憶されたデータに含まれる識別子
は識別子復号部５０に与えられ、たとえばデータ
伝送路３００にデータを伝送するために識別出力
DC３が識別子復号部５０から出力される。この
識別出力DC３はANDゲート３６の一方入力端に
与えられ、他方入力端にはＣ素子６０からパルス
信号が与えられる。ANDゲート３６はゲートを
開き、パルス信号をＣ素子３８に与える。Ｃ素子
３８はデータ伝送路３００から送信許可信号UK
３２が入力されると、パルス信号をレジスタ３１
に与える。したがつて、レジスタ３１はレジスタ
４に記憶されたデータを記憶してデータ伝送路３
００に伝送する。

一方、識別出力DC３はバツフア３７にも与え
られる。バツフア３７の入力にはＣ素子３８の
Q₂出力の“Ｌ”信号が与えられる。このとき、
バツフア１７，２７および４７のそれぞれの出力
はハイインピーダンスになつている。バツフア３
７はＣ素子３８からの“Ｌ”信号を出力し、Ｃ素
子６０に与える。それによつて、Ｃ素子６０はパ
ルス信号C₀が入力されても、レジスタ４に伝達
しなくなる。すなわち、上述のごとくデータ伝送
路３００にデータを伝送している間は、Ｃ素子６
０がレジスタ４にパルス信号を与えないため、次
のデータがレジスタ４に入力されても、そのデー
タを記憶しない。

上述のごとくしてデータ伝送路３００に、レジ
スタ３１に記憶されたデータを伝送し終えると、
送信許可信号UK３２が“Ｌ”から“Ｈ”にな
り、Ｃ素子３８のQ₂出力が“Ｈ”になる。この
ため、バツフア３７の出力は“Ｈ”となり、次の
データの伝送が可能になる。そして、次のデータ
がレジスタ４に到着次第あるいは既に到着してい
る場合はそのデータに含まれる識別子に従つて前
述の動作を繰返す。

発明の効果 以上のように、この発明によれば、後段に送信
許可信号を出力してデータとデータの一部または
そのデータに付随する識別子とを保持し、並列的
に設けられた複数の出力側データ伝送路のうち、
識別子に対応する出力側データ伝送路からの送信
許可信号が出力されていることを判別したことに
応じて、入力側データ伝送路からデータを対応の
出力側データ伝送路に出力できる。したがつて、
異なる種類のデータが入力されても、それぞれの
データを所望の出力側データ伝送路に伝送するこ
とができ、データの種類ごとに配線を設けたり、
入出力ポートを設ける必要がなくなり、装置を簡
単に構成できる。このため、たとえばパケツト通
信に適用すれば、パケツトの内容を並列な出力側
データ伝送路に分割し、そのデータを分割したと
きとは異なる順番で合成することにより、パケツ
トの内容を任意の順に並べ変えることも可能とな
る。

【図面の簡単な説明】

第１図はデータを２分岐して伝送する実施例の
概略ブロツク図である。第２図はデータを２分岐
する実施例の具体的な回路図である。第３図はデ
ータを４分岐して伝送する実施例の概略ブロツク
図である。第４図はデータを４分岐して伝送する
実施例の具体的な回路図である。第５図はデータ
を４分岐して伝送する他の実施例の具体的な回路
図である。第６図はデータを４分岐して伝送する
その他の実施例の詳細な回路図である。 図において、１，１００，２００，３００，４
００はデータ伝送路、２は識別子伝送路、３，５
０は識別子復号部、１０，２０，３０，４０は制
御部、４，１１，２１，３１，４１はレジスタ、
５，１５，２５，３５，４５はＤタイプフリツプ
フロツプ、６，７，１２，１３，２２，２３，３
２，３３，４２，４３はＣ素子、１４，２４，３
４，４４はORゲート、４，８，１６，２６，３
６，４６，８０はANDゲート、１７，２７，３
７，４７はバツフアを示す。

Claims (1)

1. 【特許請求の範囲】 １ それぞれが並列に設けられ、後段に送信許可
   信号を出力したことに応じて、後段からのデータ
   を保持し、前段から送信許可信号が与えられたこ
   とに応じて、データを出力する複数の出力側デー
   タ伝送路、 後段に送信許可信号を出力したことに応じて、
   後段からのデータとデータの一部または当該デー
   タに付随する伝送路を指定するための識別子とを
   受け、前段から送信許可信号が与えられたことに
   応じて、データおよび識別子を前段に出力する入
   力側データ伝送路、 前記複数の出力側データ伝送路からそれぞれ送
   信許可信号が出力されているか否かを判別する判
   別手段、および 少なくとも前記識別子に対応する出力側データ
   伝送路からの送信許可信号が出力されていること
   を前記判別手段が判別したことに応じて、前記入
   力側データ伝送路から出力されたデータを対応の
   出力側データ伝送路に出力するように制御する制
   御手段を備えた、データ伝送装置。 ２ 前記制御手段は、前記複数の並列な出力側デ
   ータ伝送路のすべてから送信許可信号が出力され
   ていることを前記判別手段が判別したことに応じ
   て、当該データの一部または当該データに付随す
   る識別子で表わされる出力側データ伝送路に、当
   該データを送信するようにした、特許請求の範囲
   第１項記載のデータ伝送装置。 ３ 前記制御手段は、前記複数の並列な出力側デ
   ータ伝送路のうち、前記データの一部または前記
   データに付随する識別子によつて表わされる出力
   側データ伝送路を識別し、その出力側データ伝送
   路にデータの送信が可能であることが前記判別手
   段によつて判別されたことに応じて、当該出力側
   データ伝送路にデータを送信するようにした、特
   許請求の範囲第１項記載のデータ伝送装置。 ４ 前記制御手段は、 前記データを一時記憶する第１の記憶手段と、
   前記識別子に基づいて、前記複数の並列な出力側
   データ伝送路のいずれにデータを伝送すべきかを
   表わす伝送路選択信号を出力する伝送路選択信号
   出力手段と、 前記複数の並列な出力側データ伝送路のそれぞ
   れに対応して設けられ、前記データを記憶するた
   めの第２の記憶手段と、 前記複数の並列な出力側データ伝送路のそれぞ
   れに対応して設けられ、前記判別手段から当該出
   力側データ伝送路に送信許可信号が与えられたこ
   とを判別する判別信号が与えられかつ前記伝送路
   選択手段から当該出力側データ伝送路を選択する
   ための伝送路選択信号が与えられたことに応じ
   て、前記第１の記憶手段に記憶しているデータを
   当該出力側データ伝送路に対応する第２の記憶手
   段に記憶して、当該出力側データ伝送路に送出す
   る伝送制御手段とを含む、特許請求の範囲第２項
   または第３項記載のデータ伝送装置。 ５ 前記制御手段は、同一の出力側データ伝送路
   を選択するための識別子が連続して与えられたと
   き、クロツク信号に基づいて前記識別子を断続す
   るようにした、特許請求の範囲第２項記載のデー
   タ伝送装置。