JPH0323871B2 - - Google Patents

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JPH0323871B2
JPH0323871B2 JP54094198A JP9419879A JPH0323871B2 JP H0323871 B2 JPH0323871 B2 JP H0323871B2 JP 54094198 A JP54094198 A JP 54094198A JP 9419879 A JP9419879 A JP 9419879A JP H0323871 B2 JPH0323871 B2 JP H0323871B2
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JP
Japan
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circuit
logic
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JP54094198A
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JPS5618766A (en
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Yoshinori Hatano
Kyoshi Wada
Ichiro Midorikawa
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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Priority to EP80302531A priority patent/EP0023419B1/en
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Publication of JPH0323871B2 publication Critical patent/JPH0323871B2/ja
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318558—Addressing or selecting of subparts of the device under test
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/88—Monitoring involving counting

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  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)

Description

【発明の詳細な説明】
〔産業上の利用分野〕 本発明は論理回路テスト装置に関し、特に、ス
キヤンパスを備えたフリツプフロツプ群とそれ以
外の組合せ回路とから構成される論理回路用のテ
スト装置に関する。 〔従来の技術〕 一般に、論理LSI（大規模集積回路）等の論理
回路はフリツプフロツプ群とそれ以外の組合せ回
路（アンドゲート、オアゲート、インバータ等）
とから構成されている。たとえば、第４図に示す
ように、論理LSI１は、複数個の組合せ回路（論
理ゲート１４−１，１４−２，１４−３，１４−
４）とバツフアとしてのフリツプフロツプFF11，
FF12，…，FF1o；FF21，FF22，…，FF2o，
FF31，FF32，…，FF3oとが交互に整然と入力端
子CIから出力端子COへ配列されている。 第４図の論理回路をテストする場合は、まず、
入力テストデータを入力端子CIにセツトし、組
合せ回路１４−１を動作させ、その論理演算結果
をフリツプフロツプFF11，FF12，…，FF1oに得
る。次いで、これらのフリツプフロツプFF11，
FF12，…，FF1oに得られたデータを入力テスト
データとして組合せ回路１４−２を動作させ、そ
の論理演算結果をフリツプフロツプFF21，FF22，
…，FF2oに得、次いで、これらのフリツプフロ
ツプFF21，FF22，…，FF2oに得られたデータを
入力テストデータとして組合せ回路１４−３を動
作させ、その論理演算結果をフリツプフロツプ
FF31，FF32，…，FF3oに得、次いで、これらの
フリツプフロツプFF31，FF32，…，FF3oに得ら
れたデータを入力テストデータとして組合せ回路
１４−４を動作させ、その論理演算結果を出力端
子COに得る。 つまり、第４図の論理回路においては、フリツ
プフロツプFF11，FF12，…，FF1o；FF21，
FF22，…，FF2o；FF31，FF32，…，FF3oが外部
からアクセスできないために組合せ回路１４−
１，１４−２，１４−３，１４−４を段階的に動
作させることによりテストが行われる。従つて、
テスト時間が非常に長くなるという欠点がある。 そこで、テスト時間を短かくする論理回路とし
てスキヤンパスを設けた論理回路が知られてい
る。つまり、第４図の論理回路は第５図に示す回
路と等価である。第５図に示す回路において、フ
リツプフロツプFF11，FF12，…，FF1o；FF21，
FF22，…，FF2o；FF31，FF32，…，FF3oのすべ
てを外部からアクセスしてデータD11，D12，…，
D1o；D21，D22，…，D2o；D31，D32，…，D3oを
セツトできれば、第６図に示すごとく、論理動作
前にデータD0，D1，…，Do（組合せ回路１４−１
の入力として作用）を入力端子CIに印加した後
に、組合せ回路１４−１，１４−２，１４−３，
１４−４は１つの組合せ回路４として一括して論
理動作が行われる。すなわち、組合せ回路１４
（１４−１〜１４−４）の入力データの対応は表
１のごとくなる。
【表】 このような外部からフリツプフロツプのアクセ
スを可能にするのが入力スキヤンパスSIP（第８
図参照）である。 他方、第５図の回路において、論理動作後に
は、第７図に示すごとく、組合せ回路４の出力デ
ータQ11，Q12，…，Q1o；Q21，Q22，…，Q2o；
Q31，Q32，…，Q3oはフリツプフロツプFF11，
FF12，…，FF1o；FF21，FF22，…，FF2o；
FF31，FF32，…，FF3oに格納され、また、出力
データQ0，Q1，…，Qo（組合せ回路１４−４の出
力）は出力端子COに直接出力されているので、
フリツプフロツプを外部からアクセスしてデータ
を出力できれば組合せ回路１４−１，１４−２，
１４−３のテスト結果も得られる。すなわち、組
合せ回路１４（１４−１〜１４−４）の出力デー
タの対応は表２のごとくなる。
〔発明が解決しようとする課題〕
しかしながら、第８図のスキヤンパスを設けた
論理回路１に直接データを与えてテストを行う
と、テストパターン（データ容量）が増大して外
部記憶のためのコストが増大するという課題があ
る。 すなわち、フリツプフロツプFF11，FF12，…，
FF3oのデータD11〜D1o，D21〜D2o，D31〜D3oの
データ書込みのためには、デコーダ１５に与える
アドレスA0，A1，…，Anに同期して上記データ
を与える必要がある。言い換えると、表３に示す
ごとく、アドレスA0，A1，…，Anを座標とする
入力データD11〜D1o，D21〜D2o，D31〜D3oを予
めテストパターンとして磁気テープ等に格納して
おく必要がある。
【表】

Claims (1)

  1. 【特許請求の範囲】 １ 論理ゲート組合せ回路１４と、 該論理ゲート組合せ回路の入出力部の一部分を
    構成する入力部CIおよび出力部COと、 前記論理ゲート組合せ回路の入出力部の他の部
    分を構成し、かつ入力、出力スキヤンパス
    （SIP、SOP）が設けられたフリツプフロツプ群
    FF11，FF12，…，FF3oと、 前記入力スキヤンパス（SIP）を介して直列入
    力データD11〜D3oを順次前記フリツプフロツプ
    群に入力し、他方、該フリツプフロツプ群の直列
    出力データQ11〜Q3oを前記出力スキヤンパス
    （SOP）を介して順次出力させるデコーダ手段
    （１５，１１，１２）と、 を具備する論理回路のテストを行うテスト装置に
    おいて、 外部からの並列入力データD11，D12，…，D3o
    を直列に変換して前記直列入力データとして前記
    入力スキヤンパスに入力させ、他方、前記出力ス
    キヤンパスからの直列出力データを並列に変換し
    て並列出力データQ11，Q12，…，Q3oとして外部
    へ送出するためのシフトレジスタ２と、 前記デコーダ手段に対して順次アドレスA0，
    A1，…，Anを発生すると共に該アドレス発生に
    前記シフトレジスタの動作を同期せしめるスキヤ
    ンアドレス発生手段３，４と、 を設けたことを特徴とする論理回路テスト装置。
JP9419879A 1979-07-26 1979-07-26 Testing apparatus for logic circuit Granted JPS5618766A (en)

Priority Applications (4)

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JP9419879A JPS5618766A (en) 1979-07-26 1979-07-26 Testing apparatus for logic circuit
US06/171,273 US4553090A (en) 1979-07-26 1980-07-23 Method and apparatus for testing a logic circuit using parallel to serial and serial to parallel conversion
DE8080302531T DE3067437D1 (en) 1979-07-26 1980-07-24 A method and a device for testing a logic circuit
EP80302531A EP0023419B1 (en) 1979-07-26 1980-07-24 A method and a device for testing a logic circuit

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JPS5618766A JPS5618766A (en) 1981-02-21
JPH0323871B2 true JPH0323871B2 (ja) 1991-03-29

Family

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EP (1) EP0023419B1 (ja)
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EP0023419A2 (en) 1981-02-04
JPS5618766A (en) 1981-02-21
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