JPH01166222A - プログラムコントローラの演算回路構成 - Google Patents
プログラムコントローラの演算回路構成Info
- Publication number
- JPH01166222A JPH01166222A JP32635087A JP32635087A JPH01166222A JP H01166222 A JPH01166222 A JP H01166222A JP 32635087 A JP32635087 A JP 32635087A JP 32635087 A JP32635087 A JP 32635087A JP H01166222 A JPH01166222 A JP H01166222A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- processors
- signal
- processor
- bpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 1
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000012792 core layer Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野［
本発明はプログラムコントローラの演算回路構成に関す
るものである。
るものである。
［ｆｔＣ技術１
プログラムコントローラの高ｔｆｌｆｆｆｉ化と高速化
の傾向は従来大型へ掻が中心であったが、最近では小型
機種にまでその傾向が浸透してきている。小型機種では
？ｊ！能とコストとのバランスをとることが閃光の第１
条件で、たとえ高８！能で、高速なものであっても価格
が相当高いものであれば市場に受は入れられない。この
ことは中型機種でも同様である。高機能の中には命令の
多様化が中心となり、従来のりレージ−ケンスの代用の
基本命令に加えて数値処理するためのデータ演算命令等
の応用命令も多くなってくる。高速化では従来上記基本
命令中心だったものが応用命令までも及ぶようになって
おり、コストとのバランスが非常に難しくなってきてい
るの現状である。
の傾向は従来大型へ掻が中心であったが、最近では小型
機種にまでその傾向が浸透してきている。小型機種では
？ｊ！能とコストとのバランスをとることが閃光の第１
条件で、たとえ高８！能で、高速なものであっても価格
が相当高いものであれば市場に受は入れられない。この
ことは中型機種でも同様である。高機能の中には命令の
多様化が中心となり、従来のりレージ−ケンスの代用の
基本命令に加えて数値処理するためのデータ演算命令等
の応用命令も多くなってくる。高速化では従来上記基本
命令中心だったものが応用命令までも及ぶようになって
おり、コストとのバランスが非常に難しくなってきてい
るの現状である。
［発明の目的１
本発明は上述の問題点に艦みて為されたもので、制御規
模に応じてプロセッサの増設を図るだけで経済的に高速
演算が行えるプログラムコントローラの演算回路構成を
提供するにある。
模に応じてプロセッサの増設を図るだけで経済的に高速
演算が行えるプログラムコントローラの演算回路構成を
提供するにある。
［発明の開示１
本発明は基本命令演算部とバスコントロール備えた基本
命令実行用のプロセッサを少なくとも設けるとともに、
必要に応じて応用命令実行用のプロセッサを設け、応用
命令実行用のプロセッサを設けた際には両プロセッサ間
でプログラムをインクリメントする信号と命令のフエッ
チ信号の授受をおこなってプリフエッチを含めた命令実
行の切換えを行うことを特徴とする。
命令実行用のプロセッサを少なくとも設けるとともに、
必要に応じて応用命令実行用のプロセッサを設け、応用
命令実行用のプロセッサを設けた際には両プロセッサ間
でプログラムをインクリメントする信号と命令のフエッ
チ信号の授受をおこなってプリフエッチを含めた命令実
行の切換えを行うことを特徴とする。
以下実施例により説明する。
及Ｉ乱り
第１図はバスコントローラ部と、基本命令の実行部及び
命令デコーダ部を主に担うｐｔＳｉのプロセッサＢＰＵ
と、応用命令の実行部及び命令デコーダ部を主に担う第
２のプロセッサＡＰＵとのマルチプロッセサ栢成の本実
施例を示しており、それぞれのプロセッサＢＰＵ、ＡＰ
Ｕには共通のクロック信号ＣＩ、Ｋが供給される。また
アドレス＾Ｄ、データＤ及びメモ１７ Ｍの読み出し信
号ＲＤ、 ？送信号ＲＤは夫々トライステート信号とな
っており、アクティブのとき各信号が出力される。
命令デコーダ部を主に担うｐｔＳｉのプロセッサＢＰＵ
と、応用命令の実行部及び命令デコーダ部を主に担う第
２のプロセッサＡＰＵとのマルチプロッセサ栢成の本実
施例を示しており、それぞれのプロセッサＢＰＵ、ＡＰ
Ｕには共通のクロック信号ＣＩ、Ｋが供給される。また
アドレス＾Ｄ、データＤ及びメモ１７ Ｍの読み出し信
号ＲＤ、 ？送信号ＲＤは夫々トライステート信号とな
っており、アクティブのとき各信号が出力される。
而して今プロセッサΔＰＵ、ＢＰＵのいずれか一方がホ
ールド状態で、他方がアクティブ状態のときホールド状
態にあるプロセッサはアドレス＾Ｄ１データ０の出力、
読出信号ＲＤ、書込信号−〇の出力はハイインピーダン
ス状態になっているが、アクティブ状態にあるプロセッ
サから命令の７エツチクロツク０ＰＣＬＫ 、又は０Ｐ
ＣＬＫ２及びプログラムカウンタをインクリメントする
信号ＰＣＣＬＫ 、又はＰＣＣＬＫ２が供給され、ホー
ルド中であっても命令のデコード及びプログラムのアド
レス更新がアクティブ中のプロセッサと同時に行なわれ
る。各プロセッサＢＰＵ、ＡＰＵの区別は＾ＥＮ、、＾
ＥＮ２信号によって行なわれる。
ールド状態で、他方がアクティブ状態のときホールド状
態にあるプロセッサはアドレス＾Ｄ１データ０の出力、
読出信号ＲＤ、書込信号−〇の出力はハイインピーダン
ス状態になっているが、アクティブ状態にあるプロセッ
サから命令の７エツチクロツク０ＰＣＬＫ 、又は０Ｐ
ＣＬＫ２及びプログラムカウンタをインクリメントする
信号ＰＣＣＬＫ 、又はＰＣＣＬＫ２が供給され、ホー
ルド中であっても命令のデコード及びプログラムのアド
レス更新がアクティブ中のプロセッサと同時に行なわれ
る。各プロセッサＢＰＵ、ＡＰＵの区別は＾ＥＮ、、＾
ＥＮ２信号によって行なわれる。
っまりへＥＮ、、＾ＥＮｚ信号が”Ｈ”であれば対応す
るプロセッサＢＰＵ、ＡＰＵがアクティブ状態であるこ
とを示す。
るプロセッサＢＰＵ、ＡＰＵがアクティブ状態であるこ
とを示す。
第２図はこれらの信号を使って命令実行中のタイミング
を示している。
を示している。
次にメモリＭからのプログラムの読み出しは現在アクテ
ィブ状態のプロセッサがら読出信号ＲＤが出てプログラ
ムを取り込むことにより行なわれ、またデータバスは出
力方向のみトライステートとなり入力方向はそのまま各
プロセッサＡＰＵ、ＢＰＵの内部回路につながっている
ことを前提としてタイミングチャートについて簡単に説
明する。
ィブ状態のプロセッサがら読出信号ＲＤが出てプログラ
ムを取り込むことにより行なわれ、またデータバスは出
力方向のみトライステートとなり入力方向はそのまま各
プロセッサＡＰＵ、ＢＰＵの内部回路につながっている
ことを前提としてタイミングチャートについて簡単に説
明する。
まず第２図（ｂ）、（ｅ）に示すようにプロセッサＢＰ
ｔＪがアクティブで、プロセッサＡＰＵがホールド状態
のときから始まり、最初はプロセッサＢＰＵがプログラ
ムを読み出すと同時に命令７エツチクロツク０ＰＣＫ、
を第２図（ｄ）に示すように出力する。
ｔＪがアクティブで、プロセッサＡＰＵがホールド状態
のときから始まり、最初はプロセッサＢＰＵがプログラ
ムを読み出すと同時に命令７エツチクロツク０ＰＣＫ、
を第２図（ｄ）に示すように出力する。
このときプロセッサＢは内部の命令レジスタにプログラ
ムをラッチする一方、ホールド中のプロセッサＡＰＵの
命令レジスタに６同時にプログラムがラッチされる。ま
たプログラムのアドレス八〇もプロセッサＢＰＵによっ
て同時に更新される。プロセッサＢＰＵは基本命令を実
行したあと、次の命令もフェッチする。この際応用命令
であると、プロセッサＢＰＵはアクティブ状態がらホー
ルド状態になり、一方プロセッサＡＰＵはホールド状態
からアクティブ状態になり、このときプロセッサＡＰＵ
の命令レジスタにはプリフェッチされた命令が１ワード
入っているため、仮に応用命令が３ワード命令とすれば
残りの２ワードを第２図（ｅ）に示す命令７エツチクロ
ツク０ＰＣＫ２を出力して読み出して実行する。更にプ
ロセッサＡＰＵは実行した後人の命令を７エツチする。
ムをラッチする一方、ホールド中のプロセッサＡＰＵの
命令レジスタに６同時にプログラムがラッチされる。ま
たプログラムのアドレス八〇もプロセッサＢＰＵによっ
て同時に更新される。プロセッサＢＰＵは基本命令を実
行したあと、次の命令もフェッチする。この際応用命令
であると、プロセッサＢＰＵはアクティブ状態がらホー
ルド状態になり、一方プロセッサＡＰＵはホールド状態
からアクティブ状態になり、このときプロセッサＡＰＵ
の命令レジスタにはプリフェッチされた命令が１ワード
入っているため、仮に応用命令が３ワード命令とすれば
残りの２ワードを第２図（ｅ）に示す命令７エツチクロ
ツク０ＰＣＫ２を出力して読み出して実行する。更にプ
ロセッサＡＰＵは実行した後人の命令を７エツチする。
このとき命令が基本命令であれば、プロセッサＢＰｔＪ
が再度アクティブ状態となり、プリフェッチされた命令
を使って実行して行くのである。尚第２図（ａ）はクロ
ック信号ＣＬＫを、また同図（ｆ）（ｇ）は夫々プログ
ラムをインクリメントする信号ＰＣＣＬＫＩ 、ＰＣＣ
ＬＫ２を示す。
が再度アクティブ状態となり、プリフェッチされた命令
を使って実行して行くのである。尚第２図（ａ）はクロ
ック信号ＣＬＫを、また同図（ｆ）（ｇ）は夫々プログ
ラムをインクリメントする信号ＰＣＣＬＫＩ 、ＰＣＣ
ＬＫ２を示す。
このようにして命令に応じていずれかのプロセッサがア
クティブ状態となり、プログラムを実行するのである。
クティブ状態となり、プログラムを実行するのである。
ここで両プロセッサＢＰＵ、ＡＰＵがホールド状態が生
じるときには汎用のマイクロプロセッサを使用して、プ
ロセッサＢＰＵを起動させ、その後マイクロプロセッサ
をホールド状態にして、プロセッサＢＰＵとＡＰＵとい
命令に応じて命令を実行するようにプロセッサＢＰＵで
バスコントロールを行わせるようにしておくとよい。
じるときには汎用のマイクロプロセッサを使用して、プ
ロセッサＢＰＵを起動させ、その後マイクロプロセッサ
をホールド状態にして、プロセッサＢＰＵとＡＰＵとい
命令に応じて命令を実行するようにプロセッサＢＰＵで
バスコントロールを行わせるようにしておくとよい。
灸１涯玄
本実施例は応用命令の実行を汎用のマイクロブロセッサ
ＭＰＵを使用して行い、基本命令の実行を専用のプロセ
ッサＢＰＵを使用して行うものであって、アドレスラッ
チＬとアドレスデコーダＡとを設けてアドレスデコーダ
ＡによってマイクロプロセッサＭＰＵからのアドレスデ
ータに基づいてチップセレクト信号ｅｓを出力してＲＡ
ＭからなるメモリＭをセレクトすることにより命令を読
み出すようになっている。そしてプロセッサＢＰＵとマ
イクロプロセッサＭＰＵとの間では命令フエッチ信号と
プログラムカウンタをインクリメントする信号をやり取
りするようになっている。尚応用命令の実行速度はマイ
クロプロセッサＭＰＵの機能により変わることになる。
ＭＰＵを使用して行い、基本命令の実行を専用のプロセ
ッサＢＰＵを使用して行うものであって、アドレスラッ
チＬとアドレスデコーダＡとを設けてアドレスデコーダ
ＡによってマイクロプロセッサＭＰＵからのアドレスデ
ータに基づいてチップセレクト信号ｅｓを出力してＲＡ
ＭからなるメモリＭをセレクトすることにより命令を読
み出すようになっている。そしてプロセッサＢＰＵとマ
イクロプロセッサＭＰＵとの間では命令フエッチ信号と
プログラムカウンタをインクリメントする信号をやり取
りするようになっている。尚応用命令の実行速度はマイ
クロプロセッサＭＰＵの機能により変わることになる。
Ｘ１上」−
本実施例は応用命令も基本命令と同様に高速化を図った
ものであり、この実施例では夫々の命令に対応するプロ
セッサＡＰＵとＢＰＵとを備え、マイクロプロセッサＭ
ＰＵによりタスク管理を行うようになっている。そして
演算時にはマイクロプロセッサＭＰＵはプロセッサＢＰ
Ｕを起動させて、その後プロセッサＢＰＵからのホール
ド信号ＦＩＬＤＢによりホールド状態になる。プロセン
サＢＰＵはマイクロプロセッサＭ Ｐ ｔＪからのホー
ルド信号）ＩＬＤ八１へよりホールド状態なる上う１こ
なっている。
ものであり、この実施例では夫々の命令に対応するプロ
セッサＡＰＵとＢＰＵとを備え、マイクロプロセッサＭ
ＰＵによりタスク管理を行うようになっている。そして
演算時にはマイクロプロセッサＭＰＵはプロセッサＢＰ
Ｕを起動させて、その後プロセッサＢＰＵからのホール
ド信号ＦＩＬＤＢによりホールド状態になる。プロセン
サＢＰＵはマイクロプロセッサＭ Ｐ ｔＪからのホー
ルド信号）ＩＬＤ八１へよりホールド状態なる上う１こ
なっている。
またアドレスラッチＬのイネーブル信号ＯＥはＡＥＮＩ
Ｍ号又は＾ＥＮ、ｆｆｉ号により与えるようになってい
る。
Ｍ号又は＾ＥＮ、ｆｆｉ号により与えるようになってい
る。
［発明の開示］
本発明は基本命令演算部とバスコントロール備えた基本
命令実行用のプロセッサを少なくとも設けるとともに、
必要に応じて応用命令実行用のプロセッサを設け、応用
命令文行用のプロセッサを設けた際には両プロセッサ間
でプログラムをインクリメントする信号と命令のフエッ
チ信号の授受をおこなってプリフエッチを含めた命令実
行の切換えを行うので、基本命令、応用命令を夫々専用
プロセッサでブリ７エツチされた形で命令を実行するこ
とができ高速演算化が図れるものであって、しかも基本
命令を実行するプロセッサと応用命令を実行するプロセ
ッサを別にしているので、応用命令の追加変更を行う場
合にも芯層命令実行ｍのプロセッサの開発を行えば良く
、そのため開発コストの負担が軽くなるという効果があ
り、更に制御規模に応じて応用命令実行用のプロセッサ
を増設すれば良いことになるからコストと機能との間の
バランスが取れたプログラムコントａ−ラが得られると
いう効果がある。
命令実行用のプロセッサを少なくとも設けるとともに、
必要に応じて応用命令実行用のプロセッサを設け、応用
命令文行用のプロセッサを設けた際には両プロセッサ間
でプログラムをインクリメントする信号と命令のフエッ
チ信号の授受をおこなってプリフエッチを含めた命令実
行の切換えを行うので、基本命令、応用命令を夫々専用
プロセッサでブリ７エツチされた形で命令を実行するこ
とができ高速演算化が図れるものであって、しかも基本
命令を実行するプロセッサと応用命令を実行するプロセ
ッサを別にしているので、応用命令の追加変更を行う場
合にも芯層命令実行ｍのプロセッサの開発を行えば良く
、そのため開発コストの負担が軽くなるという効果があ
り、更に制御規模に応じて応用命令実行用のプロセッサ
を増設すれば良いことになるからコストと機能との間の
バランスが取れたプログラムコントａ−ラが得られると
いう効果がある。
ｖＪ１図は本発明の実施例１の回路構成図、第２図は同
上の動作説明用タイムチャート、第３図は本発明の実施
例２の回路構成図、第４図は本発明の実施例３の回路構
成図である。 ＢＰＵ、ＡＰＵ・・・プロセッサ、ＰＣＣＬＫ 、 、
ＰＣＣＬＫ２・・・インクリメントする信号、ｏＰｃ
Ｋ＋ 、０ＰＣＫ２・・・命令７エツチクロツクである
。 代理人 弁理士 石 ）ＩＩ 艮 七第３図
上の動作説明用タイムチャート、第３図は本発明の実施
例２の回路構成図、第４図は本発明の実施例３の回路構
成図である。 ＢＰＵ、ＡＰＵ・・・プロセッサ、ＰＣＣＬＫ 、 、
ＰＣＣＬＫ２・・・インクリメントする信号、ｏＰｃ
Ｋ＋ 、０ＰＣＫ２・・・命令７エツチクロツクである
。 代理人 弁理士 石 ）ＩＩ 艮 七第３図
Claims (1)
- （１）基本命令演算部とバスコントロール備えた基本命
令実行用のプロセッサを少なくとも設けるとともに、必
要に応じて応用命令実行用のプロセッサを設け、応用命
令実行用のプロセッサを設けた際には両プロセッサ間で
プログラムをインクリメントする信号と命令のフエッチ
信号の授受をおこなってプリフエッチを含めた命令実行
の切換えを行うことを特徴とするプログラムコントロー
ラの演算回路構成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32635087A JPH01166222A (ja) | 1987-12-23 | 1987-12-23 | プログラムコントローラの演算回路構成 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32635087A JPH01166222A (ja) | 1987-12-23 | 1987-12-23 | プログラムコントローラの演算回路構成 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01166222A true JPH01166222A (ja) | 1989-06-30 |
Family
ID=18186807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32635087A Pending JPH01166222A (ja) | 1987-12-23 | 1987-12-23 | プログラムコントローラの演算回路構成 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01166222A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE45218E1 (en) | 2000-12-06 | 2014-10-28 | Panasonic Corporation | OFDM signal transmission system, portable terminal and E-commerce system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57204962A (en) * | 1981-06-12 | 1982-12-15 | Omron Tateisi Electronics Co | Programmable logic controller |
| JPS62232036A (ja) * | 1986-04-02 | 1987-10-12 | Nec Corp | 情報処理装置 |
-
1987
- 1987-12-23 JP JP32635087A patent/JPH01166222A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57204962A (en) * | 1981-06-12 | 1982-12-15 | Omron Tateisi Electronics Co | Programmable logic controller |
| JPS62232036A (ja) * | 1986-04-02 | 1987-10-12 | Nec Corp | 情報処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE45218E1 (en) | 2000-12-06 | 2014-10-28 | Panasonic Corporation | OFDM signal transmission system, portable terminal and E-commerce system |
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