JPH01166542A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01166542A JPH01166542A JP62326104A JP32610487A JPH01166542A JP H01166542 A JPH01166542 A JP H01166542A JP 62326104 A JP62326104 A JP 62326104A JP 32610487 A JP32610487 A JP 32610487A JP H01166542 A JPH01166542 A JP H01166542A
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- Japan
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- barrier metal
- bump
- etching
- plating
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術 （第４図）発明が解決し
ようとする問題点 問題点を解決するための手段 作用 実施例 （１）本発明の第１の実施例 （第１図）（２）本発
明の第２の実施例 （第２．３図）発明の効果 〔概要〕 半導体装置の製造方法に関し、 バリアメタルのエツチングを不要にし、かつ、バンプメ
タルの膜厚を均一に形成することのできる半導体装置の
製造方法を提供することを目的とし、 半導体基板上に導電体と少なくとも最上層は■属金属か
らなるバリアメタルとを形成する工程と、該導電体およ
びバリアメタルを所定のパターンに従ってパターニング
する工程と、該バリアメタルの上面に無電解メッキによ
ってバンプメタルを形成する工程と、を含み構成する。
ようとする問題点 問題点を解決するための手段 作用 実施例 （１）本発明の第１の実施例 （第１図）（２）本発
明の第２の実施例 （第２．３図）発明の効果 〔概要〕 半導体装置の製造方法に関し、 バリアメタルのエツチングを不要にし、かつ、バンプメ
タルの膜厚を均一に形成することのできる半導体装置の
製造方法を提供することを目的とし、 半導体基板上に導電体と少なくとも最上層は■属金属か
らなるバリアメタルとを形成する工程と、該導電体およ
びバリアメタルを所定のパターンに従ってパターニング
する工程と、該バリアメタルの上面に無電解メッキによ
ってバンプメタルを形成する工程と、を含み構成する。
本発明は半導体装置の製造方法に係り、詳しくはワイヤ
レスボンディング（ｗｉｒｅｌｅｓｓ ｂｏｎｄｉｎｇ
）で台座として用いられるバンプ（ＢＵＭＰ）の形成方
法に関する。
レスボンディング（ｗｉｒｅｌｅｓｓ ｂｏｎｄｉｎｇ
）で台座として用いられるバンプ（ＢＵＭＰ）の形成方
法に関する。
一般に、ＬＳＩでは外周雰囲気からの汚染や破損からチ
ップを保護するためにセラミックや金属ふたを用いて封
止が行われるが、このような技術に限らずＬＳＩ実装技
術の多様化に伴い、フリップチップ（ｆｌｉｐ ｃｈｉ
ｐ）、ビームリード（ｂｅａｍ ｔｅａｄ）、テープキ
ャリア（ｔａｐｅ ｃａｒｒｉｅｒ）などのワイヤレス
ボンディング方式が実用化されてきている。
ップを保護するためにセラミックや金属ふたを用いて封
止が行われるが、このような技術に限らずＬＳＩ実装技
術の多様化に伴い、フリップチップ（ｆｌｉｐ ｃｈｉ
ｐ）、ビームリード（ｂｅａｍ ｔｅａｄ）、テープキ
ャリア（ｔａｐｅ ｃａｒｒｉｅｒ）などのワイヤレス
ボンディング方式が実用化されてきている。
すなわち、ワイヤボンディング法とは異なり、チップ上
の全パッドを特定のバンプや金属リードによりパッケー
ジ上の端子に一度に接続する方法がワイヤレスボンディ
ングである。
の全パッドを特定のバンプや金属リードによりパッケー
ジ上の端子に一度に接続する方法がワイヤレスボンディ
ングである。
この方法は、ウェーハ形式の工程は複雑になるが、組立
時には電極の数に依存せず、−度にボンディングが可能
なことと、チップの実装が極めて小容積にでき、マルチ
チップ化に向くことから、今後のＬＳＩの高速度、高集
積化には最適な組立方法として期待されている。
時には電極の数に依存せず、−度にボンディングが可能
なことと、チップの実装が極めて小容積にでき、マルチ
チップ化に向くことから、今後のＬＳＩの高速度、高集
積化には最適な組立方法として期待されている。
上述したワイヤレスボンディングではチップ電極のＡ１
バッドの上にバリアメタルを介してＡｕなどのバンプを
電解メッキや蒸着により形成し、このバンプをパッケー
ジ上に設けた所定の電極パッドあるいはリード電極と相
対応させて位置合わせを行い、−括してギヤングボンデ
ィングを行う。
バッドの上にバリアメタルを介してＡｕなどのバンプを
電解メッキや蒸着により形成し、このバンプをパッケー
ジ上に設けた所定の電極パッドあるいはリード電極と相
対応させて位置合わせを行い、−括してギヤングボンデ
ィングを行う。
したがって、バンプの形成状態如何がボンディングの精
度を直接左右することにつながる。 ・従来のこの種
のワイヤレスボンディングに用いられるバンプの形成方
法としては、例えば、第４図に示すようなものがある。
度を直接左右することにつながる。 ・従来のこの種
のワイヤレスボンディングに用いられるバンプの形成方
法としては、例えば、第４図に示すようなものがある。
第４図（ａ）において、ｌはｎ型のシリコン基板であり
、シリコン基板１上にまず、スパッタ法、蒸着法あるい
はＣＶＤ法等によりＡＡからなる導体層を堆積し、通常
のフォトリソグラフィを用いたパターニング方法によっ
て所定のチップ電極に形成する。
、シリコン基板１上にまず、スパッタ法、蒸着法あるい
はＣＶＤ法等によりＡＡからなる導体層を堆積し、通常
のフォトリソグラフィを用いたパターニング方法によっ
て所定のチップ電極に形成する。
第４図（ｂ）に示すようにＣＶＤ法でカバー膜としてり
んガラス（ＰＳＧ）の膜３を堆積し、その後フォトリソ
グラフィで窓を開孔する。そして、第４図（Ｃ）に示す
ように全面にチタンパラジウム（ＴｉＰｄ）からなるバ
リアメタル４を形成する。バリアメタル４を用いるのは
Ａｆからなるチップ電極２と後述するＡｕからなるバン
プ（ＢＵＭＰ）メタル６との相互作用を防止するためで
ある。すなわち、ＡｕとＡｌとを直かに接触させ、５０
０〜６００℃で熱するとその接触面で高抵抗で脆い反応
物が形成されてしまうので、Ａｕが／ｌ内部に拡散して
いかないようにバリアメタル４を用いてこのような反応
を阻止する。次いで、第４図（ｄ）に示すようにレジス
ト５を形成し、さらにバリアメタル４にマイナスの電位
を印加してバリアメタル４上にＡｕを析出させ、バンブ
メタル６を形成する（第４図（ｅ）参照）。このように
バリアメタル４はＡｕとＡｌとの反応を阻止するバリア
メタルとしての本来の働きのほかに電解メッキを行う際
の電極としての役割を持っている。バンプメタル６を形
成が終わると第４図（ｆ）に示すようにレジスト５を剥
離し、水、酸等を用いるウェットエツチングによりバリ
アメタル４の不要部分を除去する。ここで、ウェットエ
ツチングはドライエツチングに比べ低コストであるため
、バンプメタル６の形成のように比較的ラフな精度を要
求されるものにはウェットエツチングが用いられる。ま
た、バリアメタル４にＰＬ、Ｐｄ等が用いられている場
合はドライエッチ化は困難であり、ウェットエツチング
を用いる。
んガラス（ＰＳＧ）の膜３を堆積し、その後フォトリソ
グラフィで窓を開孔する。そして、第４図（Ｃ）に示す
ように全面にチタンパラジウム（ＴｉＰｄ）からなるバ
リアメタル４を形成する。バリアメタル４を用いるのは
Ａｆからなるチップ電極２と後述するＡｕからなるバン
プ（ＢＵＭＰ）メタル６との相互作用を防止するためで
ある。すなわち、ＡｕとＡｌとを直かに接触させ、５０
０〜６００℃で熱するとその接触面で高抵抗で脆い反応
物が形成されてしまうので、Ａｕが／ｌ内部に拡散して
いかないようにバリアメタル４を用いてこのような反応
を阻止する。次いで、第４図（ｄ）に示すようにレジス
ト５を形成し、さらにバリアメタル４にマイナスの電位
を印加してバリアメタル４上にＡｕを析出させ、バンブ
メタル６を形成する（第４図（ｅ）参照）。このように
バリアメタル４はＡｕとＡｌとの反応を阻止するバリア
メタルとしての本来の働きのほかに電解メッキを行う際
の電極としての役割を持っている。バンプメタル６を形
成が終わると第４図（ｆ）に示すようにレジスト５を剥
離し、水、酸等を用いるウェットエツチングによりバリ
アメタル４の不要部分を除去する。ここで、ウェットエ
ツチングはドライエツチングに比べ低コストであるため
、バンプメタル６の形成のように比較的ラフな精度を要
求されるものにはウェットエツチングが用いられる。ま
た、バリアメタル４にＰＬ、Ｐｄ等が用いられている場
合はドライエッチ化は困難であり、ウェットエツチング
を用いる。
しかしながら、このような従来の半導体装置の製造方法
にあっては、電解メッキによりバンプメタル６を形成し
、バリアメタル４をエツチングする際にウェットエツチ
ングプロセスを経る構成となっていたため、次のような
問題点があった。
にあっては、電解メッキによりバンプメタル６を形成し
、バリアメタル４をエツチングする際にウェットエツチ
ングプロセスを経る構成となっていたため、次のような
問題点があった。
（１）メッキ膜厚の不均一性
すなわち、メッキ膜厚は、後続工程である試験、組立工
程からの要求によりウェハ内膜厚変動を±１０％以内に
抑える必要があることに加え、メッキ膜分布を決めるフ
ァクターとして液の流れの均一性と、メッキ面積依存性
があり、大面積程厚くつく。その理由としては大面積の
方が噴流メッキの場合にメッキ液が十分供給され、また
小面積であればある程広がり抵抗が増加して電流密度が
減少してしまうことが挙げられる。したがって、パター
ンサイズの大小によってメッキ膜厚に不均一が生じ、組
立の際の精度向上が図れない。
程からの要求によりウェハ内膜厚変動を±１０％以内に
抑える必要があることに加え、メッキ膜分布を決めるフ
ァクターとして液の流れの均一性と、メッキ面積依存性
があり、大面積程厚くつく。その理由としては大面積の
方が噴流メッキの場合にメッキ液が十分供給され、また
小面積であればある程広がり抵抗が増加して電流密度が
減少してしまうことが挙げられる。したがって、パター
ンサイズの大小によってメッキ膜厚に不均一が生じ、組
立の際の精度向上が図れない。
（ＩＩ）パリメタルエツチングの困難性バリアメタル４
の不要部分を除去する際、ウェットエツチングを用いて
いるため、バンプメタル６の側方から内側に向ってバリ
アメタル４がエツチングされてしまういわゆるサイドエ
ッチが生じてしまう。また、電解メッキによる電池効果
がこのようなサイドエッチをさらに助長する。例えば、
第４図（ｇ）に示すようにバンプメタル６のＡｕをマス
クにしてバリアメタル４が図中下方に垂直にエツチング
されるのが望ましいのに対し、ウェットエツチングを用
いると第４図（ｈ）に示すようにバリアメタル４の内部
までエツチングが入り、場合によってはチップ電極２の
Ａｌを焼損してしまうことがある。このように、サイド
エッチによるパターンシフトが大きく、微細化の妨げと
なっている。
の不要部分を除去する際、ウェットエツチングを用いて
いるため、バンプメタル６の側方から内側に向ってバリ
アメタル４がエツチングされてしまういわゆるサイドエ
ッチが生じてしまう。また、電解メッキによる電池効果
がこのようなサイドエッチをさらに助長する。例えば、
第４図（ｇ）に示すようにバンプメタル６のＡｕをマス
クにしてバリアメタル４が図中下方に垂直にエツチング
されるのが望ましいのに対し、ウェットエツチングを用
いると第４図（ｈ）に示すようにバリアメタル４の内部
までエツチングが入り、場合によってはチップ電極２の
Ａｌを焼損してしまうことがある。このように、サイド
エッチによるパターンシフトが大きく、微細化の妨げと
なっている。
また、本来あってはならないことであるが、仮に断差部
のカバー膜にエツチングレートが大きい不連続部がある
と、バリアメタル４をエツチングするときそこからウェ
ットエツチングが染み込んでチップ電極２のＡｌをエツ
チングしてしまう。
のカバー膜にエツチングレートが大きい不連続部がある
と、バリアメタル４をエツチングするときそこからウェ
ットエツチングが染み込んでチップ電極２のＡｌをエツ
チングしてしまう。
さらに、バリアメタル４は実際には一層ではなく、密着
およびＡｕ拡散のためのバリアとしてクロム（Ｃｒ）か
らなる層とメッキの際の核となる白金（Ｐｔ）からなる
層との２層構造になっており、バリアメタル４をエツチ
ングするときにはＰｔを王水で十分にエツチングをして
おかないとＣｒをエツチングするときｐｔがマスクにな
ってエツチング残が残ってしまうという不具合がある。
およびＡｕ拡散のためのバリアとしてクロム（Ｃｒ）か
らなる層とメッキの際の核となる白金（Ｐｔ）からなる
層との２層構造になっており、バリアメタル４をエツチ
ングするときにはＰｔを王水で十分にエツチングをして
おかないとＣｒをエツチングするときｐｔがマスクにな
ってエツチング残が残ってしまうという不具合がある。
（Ｉ［りエッチング工程の複雑化
電解メッキを行うためには外部から電流の供給が必要で
あり、そのために導電膜としてバリアメタル４をウェハ
の全面につける必要がある。したがって、バリアメタル
４のエツチング工程に時間がかかることになり、前述し
た（ｎ）の問題点を助長することにもつながる。
あり、そのために導電膜としてバリアメタル４をウェハ
の全面につける必要がある。したがって、バリアメタル
４のエツチング工程に時間がかかることになり、前述し
た（ｎ）の問題点を助長することにもつながる。
そこで本発明は、バリアメタルのエツチングを不要にし
、かつバンプメタルの膜厚を均一に形成することのでき
る半導体装置の製造方法を提供することを目的としてい
る。
、かつバンプメタルの膜厚を均一に形成することのでき
る半導体装置の製造方法を提供することを目的としてい
る。
本発明による半導体装置の製造方法は上記目的達成のた
め、半導体基板上に導電体と少なくとも最上層は■属金
属からなるバリアメタルとを形成する工程と、該導電体
およびバリアメタルを所定のパターンに従ってパターニ
ングする工程と、該バリアメタルの上面に無電解メッキ
によってバンプメタルを形成する工程と、を含んでいる
。
め、半導体基板上に導電体と少なくとも最上層は■属金
属からなるバリアメタルとを形成する工程と、該導電体
およびバリアメタルを所定のパターンに従ってパターニ
ングする工程と、該バリアメタルの上面に無電解メッキ
によってバンプメタルを形成する工程と、を含んでいる
。
本発明では、半導体基板上に導電体を少なくとも最上層
は■属金属からなるバリアメタルが形成されるとともに
、導電体およびバリアメタルが所定のパターンに従って
パターニングされる。その後、バリアメタルの上面に無
電解メッキによってバンプメタルが形成される。
は■属金属からなるバリアメタルが形成されるとともに
、導電体およびバリアメタルが所定のパターンに従って
パターニングされる。その後、バリアメタルの上面に無
電解メッキによってバンプメタルが形成される。
したがって、バンプメタルの形成に際し、面積依存性が
ないため、バンプメタルの膜厚が均一化し、かつバリア
メタルを電極として用いないことから前記パターニング
時にバリアメタルのエツチングを終えてサイドエッチ等
が防止され、工程の短縮化が図られる。
ないため、バンプメタルの膜厚が均一化し、かつバリア
メタルを電極として用いないことから前記パターニング
時にバリアメタルのエツチングを終えてサイドエッチ等
が防止され、工程の短縮化が図られる。
以下、本発明を図面に基づいて説明する。
第１図は本発明に係る半導体装置の製造方法の第１実施
例を示す図である。第１図（ａ）〜（ｅ）はバンプを形
成するときのプロセスを示す図であり、工程順に説明し
ていく。
例を示す図である。第１図（ａ）〜（ｅ）はバンプを形
成するときのプロセスを示す図であり、工程順に説明し
ていく。
（１）第１図（ａ）の工程
まず、基板ｌｌ上に、例えばスパッタ法によってＡｌか
らなる導体層とバリアメタル層とを堆積し、通常のレジ
ストをマスクにしたエツチングによってパターニングし
、チップ電極１２およびバリアメタル１３を一度に形成
する。この場合、従来例のようにバンプメタル形成後、
バンプメタルのＡｕによりマスクしてバリアメタルをエ
ツチングする態様とは異なり、レジストをマスクにした
エツチングを行っているので、Ａｕによる電池効果がな
くサイドエッチ等の異常な染み込みは生じない。また、
先にバリアメタル１３をエツチングしているので、不要
な箇所にバリアメタル１３が存在せず加工が極めて容易
になるという利点もある。ここで、バリアメタル１３最
上層には■属金属（Ｐｔ、Ｐｄ等）を形成し、ここに無
電解メッキを行う。
らなる導体層とバリアメタル層とを堆積し、通常のレジ
ストをマスクにしたエツチングによってパターニングし
、チップ電極１２およびバリアメタル１３を一度に形成
する。この場合、従来例のようにバンプメタル形成後、
バンプメタルのＡｕによりマスクしてバリアメタルをエ
ツチングする態様とは異なり、レジストをマスクにした
エツチングを行っているので、Ａｕによる電池効果がな
くサイドエッチ等の異常な染み込みは生じない。また、
先にバリアメタル１３をエツチングしているので、不要
な箇所にバリアメタル１３が存在せず加工が極めて容易
になるという利点もある。ここで、バリアメタル１３最
上層には■属金属（Ｐｔ、Ｐｄ等）を形成し、ここに無
電解メッキを行う。
（ｎ）第１図（ｂ）、（Ｃ）の工程
第１図（ａ）の工程によって形成されたチップ電極およ
びバリアメタル１３の周囲にＣＶＤ法等でりんガラス（
ＰＳＧ）のカバー膜１４を堆積し、その後フォトリソグ
ラフィで窓を開孔する。次いで、第１図（Ｃ）に示すよ
うにレジスト１５を形成する。
びバリアメタル１３の周囲にＣＶＤ法等でりんガラス（
ＰＳＧ）のカバー膜１４を堆積し、その後フォトリソグ
ラフィで窓を開孔する。次いで、第１図（Ｃ）に示すよ
うにレジスト１５を形成する。
（Ｉ［［）第１図（ｄ）の工程
次いで、チップ電極１２上のバリアメタル１３部を所定
の無電解メッキ液に浸漬すると、バリアメタル１３最上
層の■属金属（本実施例では、Ｐｄを使用）に密着して
Ａｕが析出し、バンプメタル１６が形成される。この無
電解メッキは外部から電流を流さないので、バリアメタ
ル１３の形状や面積の如何に拘らず均一なメッキ厚とな
る。
の無電解メッキ液に浸漬すると、バリアメタル１３最上
層の■属金属（本実施例では、Ｐｄを使用）に密着して
Ａｕが析出し、バンプメタル１６が形成される。この無
電解メッキは外部から電流を流さないので、バリアメタ
ル１３の形状や面積の如何に拘らず均一なメッキ厚とな
る。
（ＩＶ）第１図（ｅ）の工程
第１図（ｄ）の工程によって必要なバンプメタル１６の
膜厚が得られると、通常の方法によってレジスト１５を
除去する。
膜厚が得られると、通常の方法によってレジスト１５を
除去する。
以上の製造プロセスを経てチップ電極１２上にバリアメ
タル１３を介してバンプメタル１６が形成されることに
なる。一般に、無電解金メッキには置換反応によるもの
と酸化還元反応によるものとが実用化されており、置換
反応による方法では適当なイオンを添加するとメッキ速
度および厚さを増加させることができ、０．２５μｍ程
度のメッキ厚を得ることができる。また、酸化還元反応
による方法では厚付は用無電解メッキ液を用いるように
すれば５〜６μｍのメッキ厚を得ることができ、これは
バンプメタル１６用として使用可能である。何れの方法
にしてもバンプメタル１６を無電解メッキという化学還
元メッキにより形成しているので、外部から電流を流す
必要がないことがら膜厚の面積依存性がな（、均一なバ
ンプを形成することができる。また、電流を流さないと
いうことは電解メッキで必要なウェハ全面の導電膜（現
在、バリアメタルを導電膜に用いている）が不要になる
ことを意味し、したがってバンプメタル１６形成後のバ
リアメタル１３のエツチング工程を不要として工程が極
めて短縮する。
タル１３を介してバンプメタル１６が形成されることに
なる。一般に、無電解金メッキには置換反応によるもの
と酸化還元反応によるものとが実用化されており、置換
反応による方法では適当なイオンを添加するとメッキ速
度および厚さを増加させることができ、０．２５μｍ程
度のメッキ厚を得ることができる。また、酸化還元反応
による方法では厚付は用無電解メッキ液を用いるように
すれば５〜６μｍのメッキ厚を得ることができ、これは
バンプメタル１６用として使用可能である。何れの方法
にしてもバンプメタル１６を無電解メッキという化学還
元メッキにより形成しているので、外部から電流を流す
必要がないことがら膜厚の面積依存性がな（、均一なバ
ンプを形成することができる。また、電流を流さないと
いうことは電解メッキで必要なウェハ全面の導電膜（現
在、バリアメタルを導電膜に用いている）が不要になる
ことを意味し、したがってバンプメタル１６形成後のバ
リアメタル１３のエツチング工程を不要として工程が極
めて短縮する。
第２．３図は本発明の第２実施例を示す図である０本実
施例では、第１図（ａ）〜（ｄ）のプロセス迄は第１実
施例と同様であるため、その図示および説明を省略し、
第１図（ｄ）以降のプロセスを第２図（ａ）、（ｂ）で
示す。第１実施例と同一構成部分には同一番号を付して
その説明を省く。
施例では、第１図（ａ）〜（ｄ）のプロセス迄は第１実
施例と同様であるため、その図示および説明を省略し、
第１図（ｄ）以降のプロセスを第２図（ａ）、（ｂ）で
示す。第１実施例と同一構成部分には同一番号を付して
その説明を省く。
（１）第２図（ａ）の工程
第１実施例で得られた最大膜厚（例えば、６μｍ）が要
求される所定の厚さよりも不足する場合、バンプメタル
１６形成後に、電解メッキあるいは無電解メッキ何れか
の方法により再度バンプメタル１６上に■属金属層１７
を堆積し、■属金属層１７に無電解メッキを行って追加
のバンプメタル１８を形成する。なお、■属金属層１７
を堆積させる際の電解メッキでは背面コンタクト法を採
用する。
求される所定の厚さよりも不足する場合、バンプメタル
１６形成後に、電解メッキあるいは無電解メッキ何れか
の方法により再度バンプメタル１６上に■属金属層１７
を堆積し、■属金属層１７に無電解メッキを行って追加
のバンプメタル１８を形成する。なお、■属金属層１７
を堆積させる際の電解メッキでは背面コンタクト法を採
用する。
（ｎ）第２図（ｂ）の工程
第２図（ａ）の工程によって必要なバンプメタル１８の
膜厚が得られると、レジスト１５を除去する。
膜厚が得られると、レジスト１５を除去する。
したがって、第２図にあっては第１実施例と同様な効果
を得ることができることに加え、第３図に示すような比
較的厚いメッキ膜厚が要求される場合であってもこれに
十分に対応することができる。
を得ることができることに加え、第３図に示すような比
較的厚いメッキ膜厚が要求される場合であってもこれに
十分に対応することができる。
本発明によれば、半導体基板上に導電体と少なくとも最
上層は■属金属からなるバリアメタルを形成するととも
に、導電体およびバリアメタル所定のパターンに従って
パターニングし、その後、バリアメタルの上面に無電解
メッキによってバンプメタルを形成しているので、バリ
アメタルのエツチングを不要にして工程を格段に短縮す
ることができ、バンプメタルの膜厚を均一に形成するこ
とができる。
上層は■属金属からなるバリアメタルを形成するととも
に、導電体およびバリアメタル所定のパターンに従って
パターニングし、その後、バリアメタルの上面に無電解
メッキによってバンプメタルを形成しているので、バリ
アメタルのエツチングを不要にして工程を格段に短縮す
ることができ、バンプメタルの膜厚を均一に形成するこ
とができる。
第１図（ａ）〜（ｅ）は本発明に係る半導体装置の製造
方法の第１実施例を示すその製造プロセス図、 第２．３図は本発明に係る半導体装置の製造方法の第２
実施例を示す図であり、 第２図（ａ）、（ｂ）はその製造プロセス図、第３図は
その製造プロセスの一部を示す図、第４図は従来の半導
体装置の製造方法の製造プロセスを示す図である。 １１・・・・・・基板、 １２・・・・・・チップ電極（導電体）、１３・・・・
・・バリアメタル、 １６・・・・・・バンプメタル。 ｑ ０ （
ＪＱ ； 楔 侭 Ｃ％３
方法の第１実施例を示すその製造プロセス図、 第２．３図は本発明に係る半導体装置の製造方法の第２
実施例を示す図であり、 第２図（ａ）、（ｂ）はその製造プロセス図、第３図は
その製造プロセスの一部を示す図、第４図は従来の半導
体装置の製造方法の製造プロセスを示す図である。 １１・・・・・・基板、 １２・・・・・・チップ電極（導電体）、１３・・・・
・・バリアメタル、 １６・・・・・・バンプメタル。 ｑ ０ （
ＪＱ ； 楔 侭 Ｃ％３
Claims (1)
- 【特許請求の範囲】 半導体基板上に導電体と少なくとも最上層はVIII属金
属からなるバリアメタルとを形成する工程と、該導電体
およびバリアメタルを所定のパターンに従ってパターニ
ングする工程と、 該バリアメタルの上面に無電解メッキによってバンプメ
タルを形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62326104A JPH01166542A (ja) | 1987-12-22 | 1987-12-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62326104A JPH01166542A (ja) | 1987-12-22 | 1987-12-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01166542A true JPH01166542A (ja) | 1989-06-30 |
Family
ID=18184139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62326104A Pending JPH01166542A (ja) | 1987-12-22 | 1987-12-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01166542A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065785A (ja) * | 1992-06-24 | 1994-01-14 | Nec Corp | スパイラルインダクタの製造方法 |
| WO1996021944A1 (en) * | 1995-01-13 | 1996-07-18 | National Semiconductor Corporation | Method and apparatus for capping metallization layer |
| JP2011138913A (ja) * | 2009-12-28 | 2011-07-14 | Citizen Holdings Co Ltd | 半導体発光素子とその製造方法 |
| JP2017130527A (ja) * | 2016-01-19 | 2017-07-27 | 力祥半導體股▲フン▼有限公司ＵＢＩＱ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐ． | 半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54159173A (en) * | 1978-06-07 | 1979-12-15 | Hitachi Ltd | Construction of bump electrode |
| JPS5790963A (en) * | 1980-11-27 | 1982-06-05 | Seiko Epson Corp | Manufacture of semiconductor device |
| JPS6072249A (ja) * | 1983-09-28 | 1985-04-24 | Nec Corp | 集積回路の製造方法 |
| JPS63305532A (ja) * | 1987-06-05 | 1988-12-13 | Toshiba Corp | バンプの形成方法 |
-
1987
- 1987-12-22 JP JP62326104A patent/JPH01166542A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54159173A (en) * | 1978-06-07 | 1979-12-15 | Hitachi Ltd | Construction of bump electrode |
| JPS5790963A (en) * | 1980-11-27 | 1982-06-05 | Seiko Epson Corp | Manufacture of semiconductor device |
| JPS6072249A (ja) * | 1983-09-28 | 1985-04-24 | Nec Corp | 集積回路の製造方法 |
| JPS63305532A (ja) * | 1987-06-05 | 1988-12-13 | Toshiba Corp | バンプの形成方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065785A (ja) * | 1992-06-24 | 1994-01-14 | Nec Corp | スパイラルインダクタの製造方法 |
| WO1996021944A1 (en) * | 1995-01-13 | 1996-07-18 | National Semiconductor Corporation | Method and apparatus for capping metallization layer |
| JP2011138913A (ja) * | 2009-12-28 | 2011-07-14 | Citizen Holdings Co Ltd | 半導体発光素子とその製造方法 |
| JP2017130527A (ja) * | 2016-01-19 | 2017-07-27 | 力祥半導體股▲フン▼有限公司ＵＢＩＱ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐ． | 半導体装置 |
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