JPH01166563A - 半導体デバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体デバイスに関し、特に高電圧入力用のシ
リコンゲート電界効果ＭＯＳトランジスタに間する。こ
のトランジスタは、ＣＭＯ８加工技術により半導体シリ
コン基板に同型にドーピングしな２領域を設けて形成さ
れる。これら２　Ｍ域は前記トランジスタのソースおよ
びドレインｔｉｔを提供するとともにチャンネル領域を
区画する。

このチャンネル領域は一般に酸化物ゲートと呼ばれる酸
化物絶縁層によって被覆され、その上に導電層が被覆さ
れて前記トランジスタのゲート電極を提供する。

（従来の技術） ｔＩｋ積回路を形成する電子半導体デバイスは、数ボル
ト程度の低電圧で駆動される。この集積回路は電気機器
の制御用に利用されるが、これら電気機器はｔｉｋＷｔ
回路の許容電圧を越える入力電圧で動作することが多い
。

かかる電気機器に制御用集積回路を内蔵する場合、電気
機器の入力と制御用ａｍ回路との間に構造的に独立した
電源回路や電圧調整インタフェース回路を設ける必要が
ある。この結果、電気機器のコストが高くなり、設計や
製造が複雑になる９これら間離を解決するため、高電圧
入力に耐え得る電子半導体デバイスが提案されている。

この半導体デバイスは、ＣＭＯ８（相補型金属酸化膜半
導体）型の回路製造技術を使用して製造可能であり、制
御する電気機器に直接接続することができる。

０ＭＯ３は基本的に一対のｐチャネルおよびｎチャネル
電界ＭＯＳトランジスタを備える。これらトランジスタ
は直列接続されてインバータを提供する。各ＭＯ３＋−
ランジスタは半導体材料の基板からなり、この基板にソ
ースおよびドレイン領域が形成される。これら領域は同
型にドーピングされ、チャネル領域を区画する。このチ
ャネル領域は酸化物ゲートと呼ばれる酸化物絶縁層によ
って被覆され、その上に導電電極が被覆される。この導
ｍ電極は各トランジスタのゲートを提供する。

従来のＭＯＳトランジスタのドレイン領域は基本的に均
質であり、この下火と対比すると本発明の目的が良く理
解できる。

従来のＭＯＳデバイスを高電圧に耐えさせるため、従来
技術ではドーパント濃度の低いいわゆるウェルポケット
を半導体基板に拡散させる。この時ウェルポケットは半
導体基板とは逆の型にドーピングされる。

詳細に説明すると、ＭＯＳデバイスのドレイン領域は、
概念的に、同型にドーピングされた３領域で構成される
。すなわち、ドーパント濃度の高いドレイン本体と、ド
ーパント濃度の低いウェルポケットと、該ウェルポケッ
トの側部領域とである。この側部領域は前記ソースに面
し、トランジスタの酸化物ゲートの下層をなし、ドーパ
ント濃度は低い。

ウェルポケットの側部領域とドレインとの間には、いわ
ゆる絶縁層が設けられる。この絶縁層のドーパント濃度
はドレインおよびウェルポケットの各ドーパント濃度の
中間レベルである９前記絶縁層の上には酸化物絶縁層が
被覆され、この酸化物絶縁層はトランジスタのゲート電
極によって部分的に覆われる。

前記したＭＯＳトランジスタは、ゲートとドレインとの
間に厚い絶縁層を有し、しかも前記側部領域のドーパン
ト濃度が低いなめ、所定の電圧がゲートに印加された場
合、作用する電界の強さは均一なドレインを有する構造
に比較して低い、この結果、高電圧に耐えることができ
る。

（発明が解決しようとする課題） 前記した従来技術は、はぼ目的を達成するものの、二つ
の重大な欠点を有する。

すなわち、ドレインがゲート電極に自己整合しないため
、集積回路内におけるドレイン領域が大きくなる。

また、ウェルポケットをドレインとして使用するので、
デバイス全体のサイズが大きくなるのみならず、最初の
基板上にしか高電圧トランジスタを形成できない、これ
は、半導体デバイスの外部電気機器への自由な直接接続
を提供するという要求に反する。

本発明の課題は、高電圧入力で動作する外部電気機器に
直接接続可能であり、前記した従来技術の欠点を克服で
きる電子デバイス、特にＣＭＯ８製造技術によって形成
されるシリコンゲート電界ＭＯＳトランジスタを提供す
ることである。

（課題を解決するための手段） 前記課題を達成するため、本発明の電子デバイスは、い
わゆるウェルポケットを備える。このウェルポケットは
基板とは逆型にドーピングされ、その領域内にドレイン
およびソース領域が形成される。また前記ドレイン領域
には側部延長領域が形成される。この側部延長領域は、
前記ドレイン領域よりも低濃度において前記ウェルポケ
ットとは逆型にドーピングされ、酸化物ゲートと自己整
合するとともに、酸化物絶縁層で被覆される。

（実施Ｍ） 本発明の実施例を図面に基づき詳細に説明する。

ただしこの実施例は本発明を例示するものであって本発
明を眼定するものではない。

図において、ｌは本発明に基づく電子半導体デバイスを
示す、この半導体デバイスはｐチャネルシリコンゲート
電界ＭＯ３）ランジスタである。

デバイス１は半導体材料製の基板２からなる。

基板２はｐ型の不純物により極めてわずかにドーピング
される。この基板２とは逆型のｎ型にドーピングされた
いわゆるウェルポケット３が基板２に形成される。以下
このウェルポケットをｎウェルポケットと呼ぶ。

前記ｎウェルポケット３の上部には、ｐ型にドーピング
された二つの領域が設けられる。これら領域はトランジ
スタ１のソース４およびドレイン５となるとともに、い
わゆるチャネル領域７を区画する。チャネル領域７は酸
化物絶縁層６ａ、いわゆるゲート酸化物によって被覆さ
れる・。このゲート酸化物の厚さがトランジスタｌの導
電スレッショルドを決定する。絶縁層６ａはトランジス
タ１のゲート電極を提供する。

本発明の特徴に基づき、トランジスタ１はｎウェルポケ
ット３と逆型のｐ型の層５ａｅ（ｉえる。

この７１５　ａは、トランジスタｌ内においてゲート酸
化物＠　６　ａに対して自己整合する位置に形成され、
ドレイン５の部分５ｂの延長側部を形成する。

ドレイン５の部分５ｂのｐ型ドーパントは高濃度である
。

前記した＠　５　ａはドレイン５の部分５ｂの延長側部
を形成し、ドーパント濃度は低い、この側５ａは絶縁層
１０によって被覆される。絶縁ＪＩＩＯはシリコン酸化
物であり、部分的にゲート電極６によって覆われる。

このようにトランジスタ１のｍ造は非対称であり、ドレ
イン５の延長部として働く低濃度ドーパントのＲ５ａは
ゲート酸化物Ｊ’１６ａに自己整合する。

ソース４の側方には、ｎウェルポケット３に接触する層
１１が形成される。

トランジスタｌを電気的に絶縁するため、絶縁領域８が
対向して配置される。これら絶縁領域８は、ｎウェルポ
ケット３と同一のｎ型に高濃度でドーピングされる。こ
れら絶縁領域８は、ソース４に付属した層１１の側方お
よびドレイン５の部分５ａの側方において、ｎウェルポ
ケット３の頂部周辺領域に形成される。

絶縁領域８は高導電領域であるが、これら領域８はトラ
ンジスタ１内に存在する寄生トランジスタの導電スレッ
ショルドを上昇させるように機能し、これによって電気
的な絶縁を提供するものである。各領域８上には、誘電
材料特に電界酸化物と呼ばれるシリコン酸化物のＩＩ９
が被覆される。

層９はソース４およびドレイン５の位置で途切れる。

トランジスタｌの構造は、絶縁層１２を被覆することに
より完成する。絶縁層１２は領域１３において開口する
。領域１３は所定の表面積を有し、ソース４とドレイン
５とｎウェルポケット３に接触する層１１とに対応して
位置する。

絶縁層１２内の開口領域１３は、電気的相互接続用の金
属製コンタクト１４用である。最終の保護層１５は不動
態層であり、トランジスタ１を被覆し、金属製コンタク
ト１４用の選択領域で開口する。

本発明に基づくトランジスタデバイスは、ＣＭＯ８型半
導体デバイスを製造するための当業者に公知の従来技術
を用いて形成される。ただし、本発明に基づくデバイス
は、ドーピングの型において真実の相補的な構造を有し
ており、これを従来技術を用いて完全に提供することは
できない。

従って、本発明に基づくトランジスタデバイスは、ｎ型
またはｐ型のウェルポケットを設けたｐチャネル、また
はｎチャネルのＭＯＳ）ランジスタとして形成する。

第２図は本発明に基づくデバイス１の製造工程の１段階
を示す概略図である。基板２はｐ型の不純物でわずかに
ドーピングした半導体材料であり、絶縁Ｍ１６で被覆さ
れている。被覆層１６に開口１７を設け、この開口１７
を介してｎ型の不純物を打ち込み、適当な熱処理によっ
てそれを拡散してｎウェルポケット３を形成する。

第３図に示す層１８は絶縁酸化物であり、これが基板２
とウェルポケット３とを被覆する。酸化による影響を受
けない層を層１８の上に被覆し、部分１９ａおよび１９
ｂを区画する。これら部分はトランジスタ１のソース、
ドレインおよびゲート領域を区画するためのものである
。

次に絶縁マスキング加工により基板２とｎウェルポケッ
ト３にｐ型およびｎ型の不純物を打ち込み、ｐ型絶縁層
５ａおよびｎ型絶縁領域８を形成する。

このように、トランジスタ１の活性領域として使用され
る部分１９ａおよび１９ｂの間に挿入された絶縁層５ａ
は、ウェルポケット３とは逆型にドーピングされる。

第４図はデバイス１の製造過程の他の段階を示す、絶縁
領域８の上に酸化物＠９いわゆる電界酸化物を形成する
。１０はＪｉ５　ａの上に被覆される酸化物層である。

第４図に示すように、ゲート電極６は薄いゲート酸化物
層６ａを′Ｆ！！、覆するとともに７１１０を部分的に
覆う、同図から明らかなようにＭ　５　ａはゲート酸化
物層６ａに対して自己整合する。

この後、第１図に関連して説明したように、トランジス
タ１のソースおよびドレイン領域、およびその他領域が
区画形成される。

（発明の効果） 以上説明したように、本発明に基づく半導体デバイスは
前記技術的課趙を達成すると共に、さらに多くの利点を
提供する。特に顕著な利点は、本発明のトランジスタが
ｎウェルポケットによって半導体基板から完全に隔離さ
れていることであり、このｎウェルポケットの上部にト
ランジスタのソースとドレインとを区画する絶縁領域が
形成されていることである。この結果、ｎウェルポケッ
ト領域内に収容されたトランジスタが適切にバイアスさ
れるので、外部電気機器に対する接続能力が向上する。

本発明のトランジスタデバイスは、通常のＭＯＳトラン
ジスタと同様の入力電圧において動作する。これは、ゲ
ート酸化物６ａの厚さに依存するスレッショルド電圧が
、通常の集積回路を形成する非複合型ドレイントランジ
スタのスレッショルド電圧と変わりないからである。た
だしこの通常の非複合型ドレイントランジスタは、他の
電圧に耐えることはできない。

しかしながら、本出願者による研究室での実験では、本
発明に基づく半導体デバイスは通常の半導体デバイスに
印加可能な電圧以上の高電圧に耐えることを示した。こ
のため本発明の半導体デバイスは、集積回路の許容電圧
とは異なるまたはそれより寓い入力電圧で動作する外部
装置に直接接続することができる。

本発明に基づく半導体デバイスの他の利点は、集積回路
内での占有表面積が少ないことであり、既知のＣＭＯ８
回路製造技術でも対応できることである。

【図面の簡単な説明】

第１図は、本発明に基づく電子半導体デバイスの構造を
概略的に示す断面図、および 第２図〜第４図は、第１図に示した半導体デバイスの各
製造工程における構造を概略的に示す断面図である。 １・・・半導体デバイス（トランジスタ）２・・・基板 ３・・・ｎウェルポケット ４・・・ソース ５・・・ドレイン ６・・・ゲート電極 ６ａ・・・酸化物絶縁７！（ゲート酸化物）７・・・チ
ャネル領域 ８・・・絶縁領域 １０・・・絶縁層 １２・・・絶縁層 １３・・・開口領域 １４・・・コンタクト １５・・・保護層 １６・・・絶縁層

Claims (1)

1. 【特許請求の範囲】 １、半導体シリコン基板（２）と、ソース電極（４）と
   ドレイン電極（５）とを構成するとともにチャネル領域
   （７）を区画する同型にドーピングされた２領域と、前
   記チャネル領域を覆う一般にゲート酸化物と呼ばれる酸
   化物絶縁層（６ａ）と、該酸化物絶縁層を覆いゲート電
   極を提供する導電層（６）とを有する半導体デバイス（
   １）特にＣＭＯＳ製造技術により形成される高電圧入力
   用のシリコンゲート電界効果ＭＯＳトランジスタにおい
   て、 前記基板（２）とは逆型にドーピングされ前記ドレイン
   電極領域（５）とソース電極領域（４）とを領域内に含
   むウェルポケット（３）と、前記ドレイン電極領域（５
   ）よりも低濃度において前記ウェルポケット（３）とは
   逆型にドーピングされ前記ドレイン領域（５）の延長側
   部を形成し前記酸化物絶縁層（６ａ）に対して自己整合
   する層（５ａ）と、前記層（５ａ）を覆う酸化物絶縁層
   （１０）とを備えることを特徴とする半導体デバイス。 ２、前記自己整合する層（５ａ）を覆う前記酸化物絶縁
   層（１０）が前記ゲート電極（６）の一部によって部分
   的に覆われる、請求項１に記載の半導体デバイス。 ３、前記ウェルポケット（３）の上部周辺部において前
   記ソース電極領域（４）の側方と前記ドレイン電極領域
   （５）の側方とに各々設けられて対向配置され前記ウェ
   ルポケット（３）と同型にドーピングされ前記トランジ
   スタを電気的に絶縁する絶縁領域（８）を備えた、請求
   項１に記載の半導体デバイス。 ４、前記絶縁領域（８）が前記ウェルポケット（３）よ
   りも高い濃度でドーピングされる、請求項３に記載の半
   導体デバイス。