JPH04251979A - 高耐圧トランジスタ - Google Patents
高耐圧トランジスタInfo
- Publication number
- JPH04251979A JPH04251979A JP3012961A JP1296191A JPH04251979A JP H04251979 A JPH04251979 A JP H04251979A JP 3012961 A JP3012961 A JP 3012961A JP 1296191 A JP1296191 A JP 1296191A JP H04251979 A JPH04251979 A JP H04251979A
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- JP
- Japan
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- region
- channel
- layer
- concentration diffusion
- voltage transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧トランジスタに
関するものである。
関するものである。
【０００２】
【従来の技術】一般に、電源電圧が５Ｖの低電圧トラン
ジスタと同じ半導体層に設けた高耐圧トランジスタに、
１００Ｖや２００Ｖの高電圧を印加した場合には、ラッ
チアップによる電気的誤動作を起こす危険性がある。そ
こで、高電圧を印加するトランジスタでは、ラッチアッ
プを防止するために、低電圧トランジスタと高耐圧トラ
ンジスタとを電気的に分離した構造が採用されている。 すなわち、高耐圧トランジスタの方を酸化シリコン膜等
の絶縁膜で囲んだ構造、いわゆる誘電体分離の構造が用
いられている。
ジスタと同じ半導体層に設けた高耐圧トランジスタに、
１００Ｖや２００Ｖの高電圧を印加した場合には、ラッ
チアップによる電気的誤動作を起こす危険性がある。そ
こで、高電圧を印加するトランジスタでは、ラッチアッ
プを防止するために、低電圧トランジスタと高耐圧トラ
ンジスタとを電気的に分離した構造が採用されている。 すなわち、高耐圧トランジスタの方を酸化シリコン膜等
の絶縁膜で囲んだ構造、いわゆる誘電体分離の構造が用
いられている。
【０００３】上記構造の半導体装置を図３の概略構造断
面図により説明する。図に示すように、半導体装置５０
は、半導体基板５１に形成したアイソレーション領域５
２と、アイソレーション領域５２上に形成した高耐圧ト
ランジスタ６０と、アイソレーション領域５２で囲まれ
た半導体基板５１に形成した低電圧トランジスタ７０と
よりなる。
面図により説明する。図に示すように、半導体装置５０
は、半導体基板５１に形成したアイソレーション領域５
２と、アイソレーション領域５２上に形成した高耐圧ト
ランジスタ６０と、アイソレーション領域５２で囲まれ
た半導体基板５１に形成した低電圧トランジスタ７０と
よりなる。
【０００４】前記高耐圧トランジスタ６０は、レーザ再
結晶ＳＯＩ構造を有する。すなわち、アイソレーション
領域５２の上面には、レーザ再結晶シリコン層６１が形
成されている。このレーザ再結晶シリコン層６１には、
第２導電型のソース領域６２と第１導電型のチャネル形
成領域６３と第２導電型のドレイン領域６４とが接続さ
れた状態で形成されている。またチャネル形成領域６３
の上層でドレイン領域６４側には、第２導電型のオフセ
ット低濃度拡散層６５が形成されている。
結晶ＳＯＩ構造を有する。すなわち、アイソレーション
領域５２の上面には、レーザ再結晶シリコン層６１が形
成されている。このレーザ再結晶シリコン層６１には、
第２導電型のソース領域６２と第１導電型のチャネル形
成領域６３と第２導電型のドレイン領域６４とが接続さ
れた状態で形成されている。またチャネル形成領域６３
の上層でドレイン領域６４側には、第２導電型のオフセ
ット低濃度拡散層６５が形成されている。
【０００５】さらに、前記ソース領域６２とチャネル形
成領域６３とドレイン領域６４とオフセット低濃度拡散
層６５とは、薄い酸化シリコン膜製のゲート酸化膜６６
で覆われている。また、ゲート酸化膜６６とチャネル形
成領域６３とが接触している部分上の当該ゲート酸化膜
６６の上面には、ゲート電極６７が形成されている。
成領域６３とドレイン領域６４とオフセット低濃度拡散
層６５とは、薄い酸化シリコン膜製のゲート酸化膜６６
で覆われている。また、ゲート酸化膜６６とチャネル形
成領域６３とが接触している部分上の当該ゲート酸化膜
６６の上面には、ゲート電極６７が形成されている。
【０００６】次に、上記構造の高耐圧トランジスタ６０
の動作を説明する。高耐圧トランジスタ６０がＯＮ状態
の場合には、オフセット低濃度拡散層６５にキャリアが
流れるので、ＯＮ抵抗の値はオフセット低濃度拡散層６
５の抵抗値に大きく依存する。このため、ＯＮ抵抗の値
を小さくして大電流の出力を得ようとする高耐圧トラン
ジスタ６０では、オフセット低濃度拡散層６５の抵抗値
を小さくする必要がある。そこで、チャネル幅方向にオ
フセット低濃度拡散層６５を長くしていた。
の動作を説明する。高耐圧トランジスタ６０がＯＮ状態
の場合には、オフセット低濃度拡散層６５にキャリアが
流れるので、ＯＮ抵抗の値はオフセット低濃度拡散層６
５の抵抗値に大きく依存する。このため、ＯＮ抵抗の値
を小さくして大電流の出力を得ようとする高耐圧トラン
ジスタ６０では、オフセット低濃度拡散層６５の抵抗値
を小さくする必要がある。そこで、チャネル幅方向にオ
フセット低濃度拡散層６５を長くしていた。
【０００７】一方、ＯＦＦ状態の場合には、オフセット
低濃度拡散層６５が完全に空乏化するために、高いドレ
イン耐圧が得られる。
低濃度拡散層６５が完全に空乏化するために、高いドレ
イン耐圧が得られる。
【０００８】
【発明が解決しようとする課題】しかしながら、チャネ
ル幅方向にオフセット低濃度拡散層を長くした場合には
、高耐圧トランジスタのソース領域，ドレイン領域等も
長くなる。この結果、高耐圧トランジスタの形成面積が
大きくなるので、高集積化が困難になるという課題を有
している。
ル幅方向にオフセット低濃度拡散層を長くした場合には
、高耐圧トランジスタのソース領域，ドレイン領域等も
長くなる。この結果、高耐圧トランジスタの形成面積が
大きくなるので、高集積化が困難になるという課題を有
している。
【０００９】本発明は、高集積化に優れた高耐圧トラン
ジスタを提供することを目的とする。
ジスタを提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたものである。すなわち、第１導電
型の半導体層における上層の一部分には、チャネル形成
領域が形成されている。また半導体層の上層でチャネル
形成領域の一方側には、第２導電型のソース領域が形成
されている。一方、チャネル形成領域の他方側で半導体
層の上層とチャネル形成領域の下面側の半導体層中とに
は、連続した状態に第２導電型のオフセット低濃度拡散
層が形成されている。また半導体層の上層で前記オフセ
ット低濃度拡散層を介したチャネル形成領域の他方側に
は、第２導電型のドレイン領域が形成されている。さら
に、チャネル形成領域の上面にはゲート絶縁膜が形成さ
れ、チャネル形成領域の上方でゲート絶縁膜の上面には
ゲート電極が形成されているものである。
成するためになされたものである。すなわち、第１導電
型の半導体層における上層の一部分には、チャネル形成
領域が形成されている。また半導体層の上層でチャネル
形成領域の一方側には、第２導電型のソース領域が形成
されている。一方、チャネル形成領域の他方側で半導体
層の上層とチャネル形成領域の下面側の半導体層中とに
は、連続した状態に第２導電型のオフセット低濃度拡散
層が形成されている。また半導体層の上層で前記オフセ
ット低濃度拡散層を介したチャネル形成領域の他方側に
は、第２導電型のドレイン領域が形成されている。さら
に、チャネル形成領域の上面にはゲート絶縁膜が形成さ
れ、チャネル形成領域の上方でゲート絶縁膜の上面には
ゲート電極が形成されているものである。
【００１１】
【作用】上記構造の高耐圧トランジスタでは、ゲート電
極の下方でゲート絶縁膜とチャネル形成領域とを介した
半導体層中にオフセット低濃度拡散層が形成されている
ことにより、オフセット低濃度拡散層とゲート電極とが
オーバラップした状態になっている。このため高耐圧ト
ランジスタをＯＮ状態にした場合には、ゲート電極に電
圧が加わり電界を発生し、この電界がチャネル形成領域
に加わってチャネルを生じさせる。この結果、キャリア
はオフセット低濃度拡散層よりも抵抗値が小さいチャネ
ル中を流れるので、ＯＮ抵抗の値は下がる。
極の下方でゲート絶縁膜とチャネル形成領域とを介した
半導体層中にオフセット低濃度拡散層が形成されている
ことにより、オフセット低濃度拡散層とゲート電極とが
オーバラップした状態になっている。このため高耐圧ト
ランジスタをＯＮ状態にした場合には、ゲート電極に電
圧が加わり電界を発生し、この電界がチャネル形成領域
に加わってチャネルを生じさせる。この結果、キャリア
はオフセット低濃度拡散層よりも抵抗値が小さいチャネ
ル中を流れるので、ＯＮ抵抗の値は下がる。
【００１２】
【実施例】本発明の第１実施例として、レーザ再結晶Ｓ
ＯＩ構造のオフセットゲート高耐圧ＭＯＳ電界効果型ト
ランジスタ（以下高耐圧トランジスタと略す）と低電圧
ＭＯＳ電界効果型トランジスタ（以下低電圧トランジス
タと略す）とによりなる半導体装置を図１の概略構造断
面図により説明する。図に示す半導体装置１は、オフセ
ット低濃度拡散層１５の形成位置を除いて前記従来の技
術中で説明した半導体装置５０（図３参照）と同様の構
造を成す。
ＯＩ構造のオフセットゲート高耐圧ＭＯＳ電界効果型ト
ランジスタ（以下高耐圧トランジスタと略す）と低電圧
ＭＯＳ電界効果型トランジスタ（以下低電圧トランジス
タと略す）とによりなる半導体装置を図１の概略構造断
面図により説明する。図に示す半導体装置１は、オフセ
ット低濃度拡散層１５の形成位置を除いて前記従来の技
術中で説明した半導体装置５０（図３参照）と同様の構
造を成す。
【００１３】すなわち、半導体装置１は、第１導電型（
以下Ｎ型とする）のシリコンよりなる半導体基板２に設
けた低電圧トランジスタ７０と、この低電圧トランジス
タ７０を囲むように半導体基板１１の表層に設けたアイ
ソレーション領域３と、このアイソレーション領域３上
に形成した高耐圧トランジスタ１１とよりなる。
以下Ｎ型とする）のシリコンよりなる半導体基板２に設
けた低電圧トランジスタ７０と、この低電圧トランジス
タ７０を囲むように半導体基板１１の表層に設けたアイ
ソレーション領域３と、このアイソレーション領域３上
に形成した高耐圧トランジスタ１１とよりなる。
【００１４】次に、高耐圧トランジスタ１１を詳細に説
明する。前記アイソレーション領域３上には、Ｎ型のレ
ーザ再結晶シリコンで形成した半導体層１２が設けられ
ている。この半導体層１２の上層の一部分が、チャネル
形成領域１３になる。また半導体層１２の上層でチャネ
ル形成領域１３の一方側には、第２導電型（以下Ｐ型と
する）のソース領域１４が形成されている。
明する。前記アイソレーション領域３上には、Ｎ型のレ
ーザ再結晶シリコンで形成した半導体層１２が設けられ
ている。この半導体層１２の上層の一部分が、チャネル
形成領域１３になる。また半導体層１２の上層でチャネ
ル形成領域１３の一方側には、第２導電型（以下Ｐ型と
する）のソース領域１４が形成されている。
【００１５】一方、半導体層１２の上層で前記チャネル
形成領域１３の他方側とチャネル形成領域１３の下面側
とには、連続した状態にオフセット低濃度拡散層１５が
形成されている。このオフセット低濃度拡散層１５は、
Ｐ− 拡散層よりなる。
形成領域１３の他方側とチャネル形成領域１３の下面側
とには、連続した状態にオフセット低濃度拡散層１５が
形成されている。このオフセット低濃度拡散層１５は、
Ｐ− 拡散層よりなる。
【００１６】さらに半導体層１２の上層で、オフセット
低濃度拡散層１５を介したチャネル形成領域１３の他方
側には、Ｐ型のドレイン領域１６が形成されている。上
記ソース領域１４とドレイン領域１６とは、通常、半導
体層１２にＰ型不純物を選択的にイオン注入して形成し
たＰ＋ 拡散層よりなる。
低濃度拡散層１５を介したチャネル形成領域１３の他方
側には、Ｐ型のドレイン領域１６が形成されている。上
記ソース領域１４とドレイン領域１６とは、通常、半導
体層１２にＰ型不純物を選択的にイオン注入して形成し
たＰ＋ 拡散層よりなる。
【００１７】またチャネル形成領域１３，ソース領域１
４，ドレイン領域１６およびオフセット低濃度拡散層１
５を形成した半導体層１２の周囲には、ゲート絶縁膜１
７が形成されている。このゲート絶縁膜１７は、例えば
酸化シリコン膜で形成される。またチャネル形成領域１
３の上方で当該ゲート絶縁膜１７の上面には、ゲート電
極１８が形成されている
４，ドレイン領域１６およびオフセット低濃度拡散層１
５を形成した半導体層１２の周囲には、ゲート絶縁膜１
７が形成されている。このゲート絶縁膜１７は、例えば
酸化シリコン膜で形成される。またチャネル形成領域１
３の上方で当該ゲート絶縁膜１７の上面には、ゲート電
極１８が形成されている
【００１８】次に、上記高耐圧トランジスタ１１の動作
状態を説明する。高耐圧トランジスタ１１をＯＮ状態に
した場合には、チャネル形成領域１３にチャネルが形成
される。この結果、キャリアは、オフセット低濃度拡散
層１５よりも抵抗値が低いチャネル中を流れるので、チ
ャネル形成領域１３よりも抵抗値が高いオフセット低濃
度拡散層１５には流れない。このため、ソース領域１４
とドレイン領域１６との間の抵抗値でほとんど支配され
るＯＮ抵抗の値は下がる。
状態を説明する。高耐圧トランジスタ１１をＯＮ状態に
した場合には、チャネル形成領域１３にチャネルが形成
される。この結果、キャリアは、オフセット低濃度拡散
層１５よりも抵抗値が低いチャネル中を流れるので、チ
ャネル形成領域１３よりも抵抗値が高いオフセット低濃
度拡散層１５には流れない。このため、ソース領域１４
とドレイン領域１６との間の抵抗値でほとんど支配され
るＯＮ抵抗の値は下がる。
【００１９】一方、ＯＦＦ状態の場合には、オフセット
低濃度拡散層１５とこの上部のチャネル形成領域１３と
が完全に空乏化するので、ドレイン耐圧は高まる。
低濃度拡散層１５とこの上部のチャネル形成領域１３と
が完全に空乏化するので、ドレイン耐圧は高まる。
【００２０】次に半導体層として半導体基板を用い、こ
の半導体基板にオフセットゲート高耐圧ＭＯＳ電界効果
型トランジスタ（以下高耐圧トランジスタと略す）を形
成した第２実施例を、図２の概略構造断面図により説明
する。図に示すように、Ｎ型の半導体基板３０の表層に
は、高耐圧トランジスタ３１の形成領域を囲む状態に、
アイソレーション領域３２が設けられている。
の半導体基板にオフセットゲート高耐圧ＭＯＳ電界効果
型トランジスタ（以下高耐圧トランジスタと略す）を形
成した第２実施例を、図２の概略構造断面図により説明
する。図に示すように、Ｎ型の半導体基板３０の表層に
は、高耐圧トランジスタ３１の形成領域を囲む状態に、
アイソレーション領域３２が設けられている。
【００２１】このアイソレーション領域３２で囲まれた
半導体基板３０の表層で当該アイソレーション領域３２
の一方側には、Ｐ型のソース領域３３が形成されている
。またアイソレーション領域３２で囲まれた半導体基板
３０の表層で当該アイソレーション領域３２の他方側に
は、Ｐ型のドレイン領域３４が形成されている。
半導体基板３０の表層で当該アイソレーション領域３２
の一方側には、Ｐ型のソース領域３３が形成されている
。またアイソレーション領域３２で囲まれた半導体基板
３０の表層で当該アイソレーション領域３２の他方側に
は、Ｐ型のドレイン領域３４が形成されている。
【００２２】さらに、ソース領域３３とドレイン領域３
４との間の半導体基板３０は、チャネル形成領域３５に
なる。またチャネル形成領域３５とドレイン領域３４と
の間と、チャネル形成領域３５の下方の半導体基板３０
中と、ドレイン領域３４の下方の半導体基板３０中とに
は、連続した状態にオフセット低濃度拡散層３６が形成
されている。このオフセット低濃度拡散層３６はＰ−
拡散層よりなる。
４との間の半導体基板３０は、チャネル形成領域３５に
なる。またチャネル形成領域３５とドレイン領域３４と
の間と、チャネル形成領域３５の下方の半導体基板３０
中と、ドレイン領域３４の下方の半導体基板３０中とに
は、連続した状態にオフセット低濃度拡散層３６が形成
されている。このオフセット低濃度拡散層３６はＰ−
拡散層よりなる。
【００２３】前記チャネル形成領域３５の上面にはゲー
ト絶縁膜３７が形成され、さらにゲート絶縁膜３７の上
面にはゲート電極３８が形成されている。
ト絶縁膜３７が形成され、さらにゲート絶縁膜３７の上
面にはゲート電極３８が形成されている。
【００２４】上記高耐圧トランジスタ３１の動作は、前
記第１実施例で説明したと同様に、高耐圧トランジスタ
３１がＯＮ状態の場合には、チャネル形成領域３５の上
層にチャネルが形成される。そしてキャリアは、チャネ
ル中を流れて、オフセット低濃度拡散層３６には流れな
い。このため、ＯＮ抵抗の値が下がる。
記第１実施例で説明したと同様に、高耐圧トランジスタ
３１がＯＮ状態の場合には、チャネル形成領域３５の上
層にチャネルが形成される。そしてキャリアは、チャネ
ル中を流れて、オフセット低濃度拡散層３６には流れな
い。このため、ＯＮ抵抗の値が下がる。
【００２５】一方、ＯＦＦ状態でも第１実施例で説明し
たと同様に、オフセット低濃度拡散層３６とこの上部の
チャネル形成領域３５とが完全に空乏化するので、ドレ
イン耐圧が高まる。
たと同様に、オフセット低濃度拡散層３６とこの上部の
チャネル形成領域３５とが完全に空乏化するので、ドレ
イン耐圧が高まる。
【００２６】上記した各実施例では、第１導電型をＮ型
、第２導電型をＰ型として説明したが、逆に第１導電型
をＰ型、第２導電型をＮ型とすることもできる。
、第２導電型をＰ型として説明したが、逆に第１導電型
をＰ型、第２導電型をＮ型とすることもできる。
【００２７】
【発明の効果】以上、説明したように本発明によれば、
オフセット低濃度拡散層がゲート絶縁膜とチャネル形成
領域とを介して半導体層中に形成されている。このため
、高耐圧トランジスタをＯＮ状態にした場合には、キャ
リアがチャネル形成領域のチャネル中を流れるので、Ｏ
Ｎ抵抗の値は下がる。この結果、ＯＮ抵抗の値を従来よ
り高めることなくチャネル幅方向のオフセット低濃度拡
散層を短くできるので、高耐圧トランジスタのソース領
域，ドレイン領域等の形成面積を小さくすることが可能
になる。よって、高耐圧トランジスタの高集積化が図れ
る。
オフセット低濃度拡散層がゲート絶縁膜とチャネル形成
領域とを介して半導体層中に形成されている。このため
、高耐圧トランジスタをＯＮ状態にした場合には、キャ
リアがチャネル形成領域のチャネル中を流れるので、Ｏ
Ｎ抵抗の値は下がる。この結果、ＯＮ抵抗の値を従来よ
り高めることなくチャネル幅方向のオフセット低濃度拡
散層を短くできるので、高耐圧トランジスタのソース領
域，ドレイン領域等の形成面積を小さくすることが可能
になる。よって、高耐圧トランジスタの高集積化が図れ
る。
【図１】第１実施例の概略構造断面図である。
【図２】第２実施例の概略構造断面図である。
【図３】従来例の概略構造断面図である。
１ 半導体装置
２ 半導体基板
３ アイソレーション領域
１１ 高耐圧トランジスタ
１２ 半導体層
１３ チャネル形成領域
１４ ソース領域
１５ オフセット低濃度拡散層
１６ ドレイン領域
１７ ゲート絶縁膜
１８ ゲート電極
３０ 半導体基板
３１ 高耐圧トランジスタ
３２ アイソレーション領域
３３ ソース領域
３４ ドレイン領域
３５ チャネル形成領域
３６ オフセット低濃度拡散層
３７ ゲート絶縁膜
３８ ゲート電極
Claims (1)
- 【請求項１】 第１導電型の半導体層における上層の
一部分に形成したチャネル形成領域と、前記半導体層の
上層で前記チャネル形成領域の一方側に形成した第２導
電型のソース領域と、前記チャネル形成領域の他方側で
前記半導体層の上層と、前記チャネル形成領域の下面側
で前記半導体層中とに連続した状態で形成した第２導電
型のオフセット低濃度拡散層と、前記半導体層の上層で
前記オフセット低濃度拡散層を介して前記チャネル形成
領域の他方側に形成した第２導電型のドレイン領域と、
前記チャネル形成領域の上面に形成したゲート絶縁膜と
、前記チャネル形成領域の上方で前記ゲート絶縁膜の上
面に形成したゲート電極とによりなることを特徴とする
高耐圧トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3012961A JPH04251979A (ja) | 1991-01-09 | 1991-01-09 | 高耐圧トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3012961A JPH04251979A (ja) | 1991-01-09 | 1991-01-09 | 高耐圧トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04251979A true JPH04251979A (ja) | 1992-09-08 |
Family
ID=11819855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3012961A Pending JPH04251979A (ja) | 1991-01-09 | 1991-01-09 | 高耐圧トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04251979A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010141244A (ja) * | 2008-12-15 | 2010-06-24 | Mitsumi Electric Co Ltd | 半導体装置 |
| JP2010225636A (ja) * | 2009-03-19 | 2010-10-07 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
-
1991
- 1991-01-09 JP JP3012961A patent/JPH04251979A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010141244A (ja) * | 2008-12-15 | 2010-06-24 | Mitsumi Electric Co Ltd | 半導体装置 |
| JP2010225636A (ja) * | 2009-03-19 | 2010-10-07 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
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