JPH01166567A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH01166567A JPH01166567A JP32398287A JP32398287A JPH01166567A JP H01166567 A JPH01166567 A JP H01166567A JP 32398287 A JP32398287 A JP 32398287A JP 32398287 A JP32398287 A JP 32398287A JP H01166567 A JPH01166567 A JP H01166567A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- buffer layer
- semiconductor layer
- electrode
- effect transistor
- Prior art date
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- Granted
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタに係り、特にバッファ層
を介して流れる電流を除くに適した電界効果トランジス
タに関する。
を介して流れる電流を除くに適した電界効果トランジス
タに関する。
バッファ層に電圧を印加する構造を有する電界効果トラ
ンジスタの公知例としては、公開特許公報昭５９−１６
５４６６記載のものがある０本公知例のＦＥＴにおいて
は、ＰＮ接合の電位障壁がバッファ層へのキャリアの流
れ込みを妨げる効果を持つが、−旦バツファ層へ流れ込
んだキャリアはすべてドレイン電極に達するので、バッ
ファ層を流れる電流成分を除く効果が不十分であった。
ンジスタの公知例としては、公開特許公報昭５９−１６
５４６６記載のものがある０本公知例のＦＥＴにおいて
は、ＰＮ接合の電位障壁がバッファ層へのキャリアの流
れ込みを妨げる効果を持つが、−旦バツファ層へ流れ込
んだキャリアはすべてドレイン電極に達するので、バッ
ファ層を流れる電流成分を除く効果が不十分であった。
上記従来技術のＦＥＴにおいては、バッファ層に流れ込
んだキャリアがドレイン電極に達するのを防ぐことはで
きなかった。
んだキャリアがドレイン電極に達するのを防ぐことはで
きなかった。
本発明の目的は、キャリア電子がバッファ層へ流れ込む
のを妨げるとともに、バッファ層へ流れ込んだキャリア
がドレイン電極に達しないように除くことができるＦＥ
Ｔ閘造を提供することにある。
のを妨げるとともに、バッファ層へ流れ込んだキャリア
がドレイン電極に達しないように除くことができるＦＥ
Ｔ閘造を提供することにある。
上記目的は、電界効果トランジスタに対しく１）能動層
下に、該能動層を形成する第１の半導体層より電子親和
力が小さな第２の半導体層を設けること、（２）上記第
２の半導体層下に該第２の半・導体層より電子親和力の
大きな第３の半導体層を設け、かつ該第３の半導体層に
ソース電極に対して正の電圧を印加すること、により達
成される。
下に、該能動層を形成する第１の半導体層より電子親和
力が小さな第２の半導体層を設けること、（２）上記第
２の半導体層下に該第２の半・導体層より電子親和力の
大きな第３の半導体層を設け、かつ該第３の半導体層に
ソース電極に対して正の電圧を印加すること、により達
成される。
前記技術手段の（１）として述べた点、能動層下に、該
能動層を形成する第１の半導体層より電子親和力が小さ
い第２の半導体層を設けることにより、能動層とバッフ
ァ層の界面にはキャリア電子に対する障壁電位が生じる
。この障壁電位はキャリア電子がバッファ層へ流れ込む
のを妨げる効果がある。
能動層を形成する第１の半導体層より電子親和力が小さ
い第２の半導体層を設けることにより、能動層とバッフ
ァ層の界面にはキャリア電子に対する障壁電位が生じる
。この障壁電位はキャリア電子がバッファ層へ流れ込む
のを妨げる効果がある。
次に前記技術手段の（２）として述べた点、即ち、第２
の半導体層下に該第２の半導体層より電子親和力の大き
な第３の半導体層を設け、且第３の半導体層にソース電
極に対して正の電圧を印加することにより、上記障壁電
位を乗り越えたキャリア電子は第３の半導体層が作る電
位井戸に落ち込み、さらに印加電圧のためにソース電極
方向に流れるのでドレイン電極には達しない。
の半導体層下に該第２の半導体層より電子親和力の大き
な第３の半導体層を設け、且第３の半導体層にソース電
極に対して正の電圧を印加することにより、上記障壁電
位を乗り越えたキャリア電子は第３の半導体層が作る電
位井戸に落ち込み、さらに印加電圧のためにソース電極
方向に流れるのでドレイン電極には達しない。
以上の結果、バッファ層を介してドレイン電極に流れる
電流は著しく減少する。
電流は著しく減少する。
本発明の一実施例において、先ずその形成方法を第２図
（ａ）〜（ｄ）により説明する。第２図（ａ）に示すよ
うに、ＧａＡｓ半絶縁性基板１上に、厚さ０．５μｍの
ドープしない０８層２と、厚さ０．２μｍ のドープし
ないＡ Ｑ ｏ、５Ｇａｏ、７Ａｓ層３と、厚さＱ、２
μｍ の３ Ｘ １０１７ａｎ−”にＳｉドープしたＮ
型Ｇ ａ Ａ ｓ能動層４をＭＢＥ法により形成する。
（ａ）〜（ｄ）により説明する。第２図（ａ）に示すよ
うに、ＧａＡｓ半絶縁性基板１上に、厚さ０．５μｍの
ドープしない０８層２と、厚さ０．２μｍ のドープし
ないＡ Ｑ ｏ、５Ｇａｏ、７Ａｓ層３と、厚さＱ、２
μｍ の３ Ｘ １０１７ａｎ−”にＳｉドープしたＮ
型Ｇ ａ Ａ ｓ能動層４をＭＢＥ法により形成する。
次に第２図（ｂ）に示すようにホトリソ工程とウェット
エツチング法により、上記Ｇ ａ Ａ ｓ能動層４とＡ
Ｑ ｏ、ａＧａｏ、７Ａｓ層３の一部を除去し、上記
Ｇｅ層２の一部を露出させる。次に第２図（ｃ）に示す
ように、ホトリソ工程と真空蒸着法を用いて上記ＧａＡ
ｓ能動層４にオーミック接触するソース電極６とドレイ
ン電極５、及び上記Ｇｅ層２にオーミック接触するバッ
ファ層電極７を形成する。電極金属には、Ａ ｕ （２
０００人）／Ｎ１（５００人）／ＡｕＧｅ （５００
人）を用いる１次に第２図（ｄ）に示すように、ホトリ
ソ工程と真空蒸着法を用いて、ゲート電極８を形成する
。ゲート電極金属には、ＡＱ （５０００人）を用いる
。
エツチング法により、上記Ｇ ａ Ａ ｓ能動層４とＡ
Ｑ ｏ、ａＧａｏ、７Ａｓ層３の一部を除去し、上記
Ｇｅ層２の一部を露出させる。次に第２図（ｃ）に示す
ように、ホトリソ工程と真空蒸着法を用いて上記ＧａＡ
ｓ能動層４にオーミック接触するソース電極６とドレイ
ン電極５、及び上記Ｇｅ層２にオーミック接触するバッ
ファ層電極７を形成する。電極金属には、Ａ ｕ （２
０００人）／Ｎ１（５００人）／ＡｕＧｅ （５００
人）を用いる１次に第２図（ｄ）に示すように、ホトリ
ソ工程と真空蒸着法を用いて、ゲート電極８を形成する
。ゲート電極金属には、ＡＱ （５０００人）を用いる
。
以上の方法により形成されたＦＥＴの各電極に。
第１図に示すような電圧を印加する。尚、第１図は本発
明の半導体装置に電圧を印加した状態を示す断面図であ
る。即ちソース電極６に対し、ドレイン電極５には正の
電圧、ゲート電極８には負の電圧、バッファ層電極７に
は正の電圧をそれぞれ印加する。この状態におけるゲー
ト電極８下の半導体層では、伝導体層９．フェルミ準位
１０．価電子帯１１の形状は第３図に示した如くとなる
。
明の半導体装置に電圧を印加した状態を示す断面図であ
る。即ちソース電極６に対し、ドレイン電極５には正の
電圧、ゲート電極８には負の電圧、バッファ層電極７に
は正の電圧をそれぞれ印加する。この状態におけるゲー
ト電極８下の半導体層では、伝導体層９．フェルミ準位
１０．価電子帯１１の形状は第３図に示した如くとなる
。
第３図は本発明の素子を縦方向に切断した断面における
バンド構造を示す図である。
バンド構造を示す図である。
本実施例によれば、ＧａＡｓ能動層４を流れるキャリア
電子のバッファ層への流れ込みはＡ Ｑ ｏ、５Ｇａｏ
、７Ａｓ層３が形成する電位障壁のために妨げられる。
電子のバッファ層への流れ込みはＡ Ｑ ｏ、５Ｇａｏ
、７Ａｓ層３が形成する電位障壁のために妨げられる。
さらに、上記電位障壁を乗り越えたキャリア電子は、０
８層２が形成する電位井戸に落ち込むと同時に、バッフ
ァ層電極７に流れるので、ドレイン電極に達することが
ない。この結果、バッファ層を介して流れるドレイン電
流成分は著しく減少する。
８層２が形成する電位井戸に落ち込むと同時に、バッフ
ァ層電極７に流れるので、ドレイン電極に達することが
ない。この結果、バッファ層を介して流れるドレイン電
流成分は著しく減少する。
本実施例においては、能動層としてＧ ａ Ａ ｓ層第
１バッファ層としてＡ Ｑ ｏ、ａＧａｏ、７Ａｓ層、
第２バッファ層としてＧｅＷＪを選んだが、第１バッフ
ァ層の電子親和力が、能動層と第２バッファ層の電子親
和力より大きければ、他の半導体層の組み合わせでもよ
い。例として、能動層としてＧａＡｓ層、第１バッファ
層としてＡＱＡｓＭ、第２バッファ層としてＳｉ層の組
み合わせや、能動層としてＩｎ５ｂＷＩ、第１バッファ
層としてＡＱＳｂＲｉＪ、第２バッファ層としてＩ ｎ
Ａ ｓ層等が挙げられる。
１バッファ層としてＡ Ｑ ｏ、ａＧａｏ、７Ａｓ層、
第２バッファ層としてＧｅＷＪを選んだが、第１バッフ
ァ層の電子親和力が、能動層と第２バッファ層の電子親
和力より大きければ、他の半導体層の組み合わせでもよ
い。例として、能動層としてＧａＡｓ層、第１バッファ
層としてＡＱＡｓＭ、第２バッファ層としてＳｉ層の組
み合わせや、能動層としてＩｎ５ｂＷＩ、第１バッファ
層としてＡＱＳｂＲｉＪ、第２バッファ層としてＩ ｎ
Ａ ｓ層等が挙げられる。
また、能動層と第２バッファ層には同じ半纏体キオ料を
用いてもよい。
用いてもよい。
本発明によれば、バッファ層を介して流れるドレイン電
流成分が著しく減少するので、ドレインコンダクタンス
が小さくなる。従来技術に従って製作した素子に比べ１
本発明の素では約２ｄＢの利得の改善があった。
流成分が著しく減少するので、ドレインコンダクタンス
が小さくなる。従来技術に従って製作した素子に比べ１
本発明の素では約２ｄＢの利得の改善があった。
第１図は本発明の一実施例である素子構造を示す断面図
である。第２図（ａ）〜（ｄ）は、第１図の素子構造を
形成する工程の主要段階における断面図である。第３図
は、本発明の一実施例である素子のエネルギーバンド図
である。 １・・・ＧａＡｓ半絶縁性基板、２・・・Ｇｅ層、３・
・・Ａ Ｑ ｏ、ａＧａｏ、７Ａｓ層、４− Ｇ ａ
Ａ ｓ能動層、５−・・ドレイン電極、６・・・ソース
電極、７・・・バッファ層電極、８・・・ゲート電極、
９・・・伝導帯、１０・・・フエ褌 ３ ｚ
である。第２図（ａ）〜（ｄ）は、第１図の素子構造を
形成する工程の主要段階における断面図である。第３図
は、本発明の一実施例である素子のエネルギーバンド図
である。 １・・・ＧａＡｓ半絶縁性基板、２・・・Ｇｅ層、３・
・・Ａ Ｑ ｏ、ａＧａｏ、７Ａｓ層、４− Ｇ ａ
Ａ ｓ能動層、５−・・ドレイン電極、６・・・ソース
電極、７・・・バッファ層電極、８・・・ゲート電極、
９・・・伝導帯、１０・・・フエ褌 ３ ｚ
Claims (1)
- 【特許請求の範囲】 １、電界効果トランジスタにおいて、バッファ層が能動
層を形成する第１の半導体層より電子親和力の小さい第
２の半導体層と、該第２の半導体層より電子親和力の大
きな第３の半導体層から成ることを特徴とする電界効果
トランジスタ。 ２、特許請求の範囲第１項記載の電界効果トランジスタ
において、ソース電極に対し正の電圧が上記第３の半導
体層に印加されていることを特徴とする電界効果トラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62323982A JP2664174B2 (ja) | 1987-12-23 | 1987-12-23 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62323982A JP2664174B2 (ja) | 1987-12-23 | 1987-12-23 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01166567A true JPH01166567A (ja) | 1989-06-30 |
| JP2664174B2 JP2664174B2 (ja) | 1997-10-15 |
Family
ID=18160796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62323982A Expired - Lifetime JP2664174B2 (ja) | 1987-12-23 | 1987-12-23 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2664174B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61131564A (ja) * | 1984-11-30 | 1986-06-19 | Fujitsu Ltd | 電界効果型半導体装置 |
| JPS61176160A (ja) * | 1985-01-31 | 1986-08-07 | Hitachi Ltd | 電界効果トランジスタ |
-
1987
- 1987-12-23 JP JP62323982A patent/JP2664174B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61131564A (ja) * | 1984-11-30 | 1986-06-19 | Fujitsu Ltd | 電界効果型半導体装置 |
| JPS61176160A (ja) * | 1985-01-31 | 1986-08-07 | Hitachi Ltd | 電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2664174B2 (ja) | 1997-10-15 |
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