JPH01166573A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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- JPH01166573A JPH01166573A JP62325053A JP32505387A JPH01166573A JP H01166573 A JPH01166573 A JP H01166573A JP 62325053 A JP62325053 A JP 62325053A JP 32505387 A JP32505387 A JP 32505387A JP H01166573 A JPH01166573 A JP H01166573A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/82—Heterojunctions
- H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
- H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロ波デバイス、集積回路などに用い
られるインジウム・リン（ＩｎＰ）基板上のｎ形アルミ
ニウム・インジウム・ヒ素（ｎ−ＡｆＩｌｎＡｓ）／ガ
リウム舎インジウム・ヒ素（Ｇａ Ｉｎ Ａｓ ）へテ
ロ接合を用いた電界効果トランジスタおよびその製造方
法に関する。
られるインジウム・リン（ＩｎＰ）基板上のｎ形アルミ
ニウム・インジウム・ヒ素（ｎ−ＡｆＩｌｎＡｓ）／ガ
リウム舎インジウム・ヒ素（Ｇａ Ｉｎ Ａｓ ）へテ
ロ接合を用いた電界効果トランジスタおよびその製造方
法に関する。
この種の電界効果トランジスタとして、従来第４図に示
すように、ＩｎＰ基板１の上にバッファ層２を介してＧ
ａＩｎＡｓ層３、ｎ− ＡｊＪＩｎＡｓ層４を積層し、その上にソース電極５、
ゲート電極６およびドレイン電極７を配置した構造のも
のが報告されている（チェノ（Ｃ，Ｙ。
すように、ＩｎＰ基板１の上にバッファ層２を介してＧ
ａＩｎＡｓ層３、ｎ− ＡｊＪＩｎＡｓ層４を積層し、その上にソース電極５、
ゲート電極６およびドレイン電極７を配置した構造のも
のが報告されている（チェノ（Ｃ，Ｙ。
Ｃｈｅｎ）他、アイやイー・イー・イー エレクトロン
デバイス レターズ（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ
ＤｅｖｉｃｅＬｅｔｔｅｒｓ ） ＥＤＬ −３，Ｎｏ
、 ６． ｐｐｌ ５２−１５５．１９８２年）。
デバイス レターズ（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ
ＤｅｖｉｃｅＬｅｔｔｅｒｓ ） ＥＤＬ −３，Ｎｏ
、 ６． ｐｐｌ ５２−１５５．１９８２年）。
上記のような従来構成では、ソース電極５とゲート電極
６との間にソース抵抗と呼ばれる寄生抵抗が存在し、こ
の寄生抵抗によって、相互コンダクタンスをはじめとす
る電界効果トランジスタの重要な特性が支配されること
から、このソース抵抗の低減が、電界効果トランジスタ
としての特性を向上させるために重要な課題となってい
た。
６との間にソース抵抗と呼ばれる寄生抵抗が存在し、こ
の寄生抵抗によって、相互コンダクタンスをはじめとす
る電界効果トランジスタの重要な特性が支配されること
から、このソース抵抗の低減が、電界効果トランジスタ
としての特性を向上させるために重要な課題となってい
た。
そこでこの発明は、ＩｎＰ基板上のｎ−ＡｇＩｎ Ａｓ
／Ｇａ Ｉｎ Ａｓヘテロ接合を用いた電界効果トラ
ンジスタにおいて、ソース抵抗を低減できる構造および
その製造方法を提供することを目的とする。
／Ｇａ Ｉｎ Ａｓヘテロ接合を用いた電界効果トラ
ンジスタにおいて、ソース抵抗を低減できる構造および
その製造方法を提供することを目的とする。
この発明の電界効果トランジスタは、ｎ−ＡｌＩｎＡｓ
層上に、開口を有するＩｎＰ層およびｎ−ＧａＩｎＡｓ
層を積層し、このｎ−ＧａＩｎＡｓ層上にソース・ドレ
イン電極を配置するとともに、上記開口部下のｎ−Ａｌ
ＩｎＡｓ層上にゲート電極を配置しである。
層上に、開口を有するＩｎＰ層およびｎ−ＧａＩｎＡｓ
層を積層し、このｎ−ＧａＩｎＡｓ層上にソース・ドレ
イン電極を配置するとともに、上記開口部下のｎ−Ａｌ
ＩｎＡｓ層上にゲート電極を配置しである。
また、この発明の電界効果トランジスタの製造方法は、
ｎ−ＡｌＩｎＡｓ層上にＩｎＰ層およびｎ−ＧａＩｎＡ
ｓ層を順次形成し、その上にソース・ドレイン電極を形
成する一方、ゲート電極形成領域に開口を有するエツチ
ングマスクを用い、はじめにＩｎＰ層に対しｎ−ＧａＩ
ｎＡｓ層を選択的に除去するエツチング手段により上記
開口部下およびその周辺近傍のｎ−ＧａＩｎＡｓ層、次
いでｎ−ＡｌＩｎＡｓ層に対しＩｎＰ層を選択的に除去
するエツチング手段により上記開口部下およびその周辺
近傍のＩｎＰ層を除去した後、上記エツチングマスクを
マスクとしてその開口部下のｎ−ＡｆｉｌｎＡｓ層上に
ゲート電極を形成する。
ｎ−ＡｌＩｎＡｓ層上にＩｎＰ層およびｎ−ＧａＩｎＡ
ｓ層を順次形成し、その上にソース・ドレイン電極を形
成する一方、ゲート電極形成領域に開口を有するエツチ
ングマスクを用い、はじめにＩｎＰ層に対しｎ−ＧａＩ
ｎＡｓ層を選択的に除去するエツチング手段により上記
開口部下およびその周辺近傍のｎ−ＧａＩｎＡｓ層、次
いでｎ−ＡｌＩｎＡｓ層に対しＩｎＰ層を選択的に除去
するエツチング手段により上記開口部下およびその周辺
近傍のＩｎＰ層を除去した後、上記エツチングマスクを
マスクとしてその開口部下のｎ−ＡｆｉｌｎＡｓ層上に
ゲート電極を形成する。
この発明によれば、ソース電極とゲート電極との間に低
抵抗のｎ−ＧａＩｎＡｓ層を挿入したことによりその間
の抵抗が低減されている。また、作製される電界効果ト
ランジスタの特性は、ｎ−ＡＪＩｎＡｓ層の厚さに依存
するが、このｎ−ＡｌＩｎＡｓ層と上記ｎ−Ｇａ１ｎＡ
ｓ層との間にＩｎＰ層を介在させ、ｎ−ＧａＩｎＡｓ層
のバターニングの際に、その下のｎ−ＡｆＩｌｎＡｓ層
の層厚に変化を与えることを防いでいる。さらに、ｎ
−Ｇａ Ｉ−ｎ Ａｓ層およびＩｎＰ層の形成とゲート
電極の形成を、同一のマスクを利用して自己整合的に行
なうことで高い位置合せ精度を得、ｎ−ＧａＩｎＡｓ層
とゲート電極間の間隔を狭くすることを可能にしている
。
抵抗のｎ−ＧａＩｎＡｓ層を挿入したことによりその間
の抵抗が低減されている。また、作製される電界効果ト
ランジスタの特性は、ｎ−ＡＪＩｎＡｓ層の厚さに依存
するが、このｎ−ＡｌＩｎＡｓ層と上記ｎ−Ｇａ１ｎＡ
ｓ層との間にＩｎＰ層を介在させ、ｎ−ＧａＩｎＡｓ層
のバターニングの際に、その下のｎ−ＡｆＩｌｎＡｓ層
の層厚に変化を与えることを防いでいる。さらに、ｎ
−Ｇａ Ｉ−ｎ Ａｓ層およびＩｎＰ層の形成とゲート
電極の形成を、同一のマスクを利用して自己整合的に行
なうことで高い位置合せ精度を得、ｎ−ＧａＩｎＡｓ層
とゲート電極間の間隔を狭くすることを可能にしている
。
以下、添付図面の第１図ないし第３図を参照して、この
発明の一実施例を説明する。なお、図面の説明において
同一の要素には同一の符号を付し、重複する説明を省略
する。
発明の一実施例を説明する。なお、図面の説明において
同一の要素には同一の符号を付し、重複する説明を省略
する。
第１図は、この発明の一実施例に係る電界効果トランジ
スタの断面図である。なお、次の第２図においても同様
であるが、図面上の寸法は各部の実際の寸法の関係を示
していない。
スタの断面図である。なお、次の第２図においても同様
であるが、図面上の寸法は各部の実際の寸法の関係を示
していない。
ｍ１図において、ソース電極５とゲート電極６との間に
、ｎ−ＧａＩｎＡｓ層１１を挿入しである。このように
ソースおよびゲート両電極間に低抵抗層を挿入してその
間の抵抗の低減をはかる技術はリセス構造として知られ
ているが、本発明ではこれにｎ−ＧａＩｎＡｓ層を用い
ており、ＧａＩｎＡｓが、同じ＜ＩｎＰ層基板上に形成
可能なＡｊ７１ｎＡＳやＩｎＰに比較しても非常に低抵
抗であるところから、ソース抵抗を顕著に低減できる。
、ｎ−ＧａＩｎＡｓ層１１を挿入しである。このように
ソースおよびゲート両電極間に低抵抗層を挿入してその
間の抵抗の低減をはかる技術はリセス構造として知られ
ているが、本発明ではこれにｎ−ＧａＩｎＡｓ層を用い
ており、ＧａＩｎＡｓが、同じ＜ＩｎＰ層基板上に形成
可能なＡｊ７１ｎＡＳやＩｎＰに比較しても非常に低抵
抗であるところから、ソース抵抗を顕著に低減できる。
また、一般にこの種の電界効果トランジスタの特性は、
ｎ−ＡｊＪＩｎＡｓ層４の厚さに依存する。
ｎ−ＡｊＪＩｎＡｓ層４の厚さに依存する。
例えば、この厚さが５０Ａ程度薄くなるとしきい値は０
．５Ｖ近く変動する。そこで、このｎ−ＡｌＩｎＡｓ層
４をはじめとする各エピタキシャル層は、Ｍ ＯＶ Ｐ
Ｅ （Ｍｅｔａｌ Ｏｒｇａｎｌｃ ＶａｐｏｒＰｈ
ａｓｅ Ｅｐｌｔａｘｙ ）法、Ｍ Ｂ Ｅ （Ｍｏｌ
ｅｃｕｌａｒ ＢｅａｍＥｐｉｔａｘｙ ）法などの技
術により制御性良く作製されるが、本発明のようにリセ
ス構造を利用する場合はさらに、リセス部の形成に際し
てｎ−ＡｌＩｎＡｓ層４の層厚に影響を与えないよう配
慮する必要がある。
．５Ｖ近く変動する。そこで、このｎ−ＡｌＩｎＡｓ層
４をはじめとする各エピタキシャル層は、Ｍ ＯＶ Ｐ
Ｅ （Ｍｅｔａｌ Ｏｒｇａｎｌｃ ＶａｐｏｒＰｈ
ａｓｅ Ｅｐｌｔａｘｙ ）法、Ｍ Ｂ Ｅ （Ｍｏｌ
ｅｃｕｌａｒ ＢｅａｍＥｐｉｔａｘｙ ）法などの技
術により制御性良く作製されるが、本発明のようにリセ
ス構造を利用する場合はさらに、リセス部の形成に際し
てｎ−ＡｌＩｎＡｓ層４の層厚に影響を与えないよう配
慮する必要がある。
そこで本発明では、ｎ−ＡｆＩＩｎＡｓ層４とｎ−Ｇａ
ＩｎＡｓ層１１との間にさらにＩｎＰｎＰ２Ｏ５在させ
ている。このＩｎＰｎＰ２Ｏ５けることで、ｎ−ＧａＩ
ｎＡｓ層１１のエツチングの際にＩｎＰｎＰ２Ｏ５ツチ
ングせず、ＩｎＰｎＰ２Ｏ５ツチングの際にｎ−ＡｌＩ
ｎＡｓ層４をエツチングしない各エツチング手段の選択
が容易となり、ｎ−ＡｌＩｎＡｓ層４に影響を与えるこ
となくリセス部を形成できる。
ＩｎＡｓ層１１との間にさらにＩｎＰｎＰ２Ｏ５在させ
ている。このＩｎＰｎＰ２Ｏ５けることで、ｎ−ＧａＩ
ｎＡｓ層１１のエツチングの際にＩｎＰｎＰ２Ｏ５ツチ
ングせず、ＩｎＰｎＰ２Ｏ５ツチングの際にｎ−ＡｌＩ
ｎＡｓ層４をエツチングしない各エツチング手段の選択
が容易となり、ｎ−ＡｌＩｎＡｓ層４に影響を与えるこ
となくリセス部を形成できる。
ところで、このようなリセス構造では、低抵抗のｎ−Ｇ
ａＩｎＡｓ層１１とゲート電極６との間隔を狭くする必
要がある。そこで本発明では、次に第２図を用いて説明
するように、リセス部の形成に用いたと同様のマスクを
用いてゲート電極６の形成を行なう。このように同一の
マスクを用いてリセス部の形成とゲート電極６の形成と
を自己整合的に行なうことにより、ｎ−Ｇａ Ｉｎ Ａ
ｓ層１１とゲート電極６との間隔を０．５μｍ以下にま
で制御することが可能となる。
ａＩｎＡｓ層１１とゲート電極６との間隔を狭くする必
要がある。そこで本発明では、次に第２図を用いて説明
するように、リセス部の形成に用いたと同様のマスクを
用いてゲート電極６の形成を行なう。このように同一の
マスクを用いてリセス部の形成とゲート電極６の形成と
を自己整合的に行なうことにより、ｎ−Ｇａ Ｉｎ Ａ
ｓ層１１とゲート電極６との間隔を０．５μｍ以下にま
で制御することが可能となる。
次に、第２図によりこの電界効果トランジスタの製造方
法の一例を説明する。
法の一例を説明する。
半絶縁性のＩｎＰ基板１の上に、例えばＭＯＶＰＥ法に
よりバッファ層２を介してＧａＩｎＡｓ層３、ｎ−Ａｊ
７１ｎＡｓ層４、ＩｎＰｎＰ２Ｏ５−ＧａＩｎＡｓ層１
１を順次積層する（同図（ａ））。ここでバッファ層２
は、ＩｎＰ基板１中の不純物の拡散等を抑制するために
設けたもので、必ずしもなくてもよい。本実施例では、
このバッファ層２はＩｎＰにより０．２μｍの厚さに形
成した。その上の各層の厚さは、ＧａＩｎＡｓ層３を約
０． １ μｍｓ ｎ −ＡｌＩｎＡｓ層４を約３００
Ａ、ＩｎＰｎＰ２Ｏ５３００Ａ、ｎ −Ｇａ Ｉｎ Ａ
ｓ層１１を約０．３μｍとした。
よりバッファ層２を介してＧａＩｎＡｓ層３、ｎ−Ａｊ
７１ｎＡｓ層４、ＩｎＰｎＰ２Ｏ５−ＧａＩｎＡｓ層１
１を順次積層する（同図（ａ））。ここでバッファ層２
は、ＩｎＰ基板１中の不純物の拡散等を抑制するために
設けたもので、必ずしもなくてもよい。本実施例では、
このバッファ層２はＩｎＰにより０．２μｍの厚さに形
成した。その上の各層の厚さは、ＧａＩｎＡｓ層３を約
０． １ μｍｓ ｎ −ＡｌＩｎＡｓ層４を約３００
Ａ、ＩｎＰｎＰ２Ｏ５３００Ａ、ｎ −Ｇａ Ｉｎ Ａ
ｓ層１１を約０．３μｍとした。
次いで誘電体層１３を構成するシリコン窒化膜ＳｉＮを
全面に０．１μｍの厚さで形成し、その上に形成したレ
ジストパターン（図示せず）を用いて、ソース・ドレイ
ン電極形成領域の窒化膜をフッ酸により除去する。その
後Ａｕ Ｇｅなどからなるオーミック金属を蒸着し、ソ
ース・ドレイン電極５．７とする（同図（ｂ））。前述
したように、ｎ−ＧａＩｎＡｓ層１１とゲート電極６と
の間隔は狭くする必要があるが、両者が接触してしまっ
ては、ゲートリーク電流が発生する。このため、本発明
ではｎ−ＧａＩｎＡｓ層１１のエツチングの際に、厚さ
方向のみならず横方向にもエツチングされるサイドエッ
チの現象を利用して、自動的に適度な間隔を得るもので
、誘電体層１３は、このｎ−ＧａＩｎＡｓ層１１のエツ
チングの際、レジストパターンからなるマスクの下端部
を補強し、所望のサイドエッチ量を精度良く得るのに役
立つものである。
全面に０．１μｍの厚さで形成し、その上に形成したレ
ジストパターン（図示せず）を用いて、ソース・ドレイ
ン電極形成領域の窒化膜をフッ酸により除去する。その
後Ａｕ Ｇｅなどからなるオーミック金属を蒸着し、ソ
ース・ドレイン電極５．７とする（同図（ｂ））。前述
したように、ｎ−ＧａＩｎＡｓ層１１とゲート電極６と
の間隔は狭くする必要があるが、両者が接触してしまっ
ては、ゲートリーク電流が発生する。このため、本発明
ではｎ−ＧａＩｎＡｓ層１１のエツチングの際に、厚さ
方向のみならず横方向にもエツチングされるサイドエッ
チの現象を利用して、自動的に適度な間隔を得るもので
、誘電体層１３は、このｎ−ＧａＩｎＡｓ層１１のエツ
チングの際、レジストパターンからなるマスクの下端部
を補強し、所望のサイドエッチ量を精度良く得るのに役
立つものである。
次に、ゲート電極形成領域に開口を有するレジストパタ
ーン１４を形成しく同図（Ｃ）） 、これをマスクとし
て、まずフッ酸を用いたウェットエツチングにより、上
記開口部下の誘電体層１３を除去する（同図（ｄ））。
ーン１４を形成しく同図（Ｃ）） 、これをマスクとし
て、まずフッ酸を用いたウェットエツチングにより、上
記開口部下の誘電体層１３を除去する（同図（ｄ））。
この場合ＣＦ４ガスなどによるドライエツチングを用い
てもよい。
てもよい。
引き続き、リン酸を含むエツチング液により上記開口部
下および周辺近傍のｎ−ＧａＩｎＡｓ層１１を除去しく
同図（ｅ）） 、次に塩酸を含む工ッチング液によりＩ
ｎＰｎＰ２Ｏ５去する（同図（ｆ））、この場合、ｎ−
ＧａＩｎＡｓ層１１のエツチング液はＩｎＰｎＰ２Ｏ５
ツチングせず、ＩｎＰｎＰ２Ｏ５ツチング液はｎ−Ａｐ
ＩｎＡｓ層４をエツチングしない。また、リン酸による
エツチングの際にエツチング時間を制御することにより
、ｎ−ＧＢＩｎＡｓ層１１とゲート電極６との間隔を所
定の値に制御することができる。ｎ−ＧａＩｎＡｓ層１
１が厚すぎると、このときのサイドエッチ量が大きくな
り、ｎ−ＧａＩｎＡｓ層１１とゲート電極６との間隔が
広くなる。
下および周辺近傍のｎ−ＧａＩｎＡｓ層１１を除去しく
同図（ｅ）） 、次に塩酸を含む工ッチング液によりＩ
ｎＰｎＰ２Ｏ５去する（同図（ｆ））、この場合、ｎ−
ＧａＩｎＡｓ層１１のエツチング液はＩｎＰｎＰ２Ｏ５
ツチングせず、ＩｎＰｎＰ２Ｏ５ツチング液はｎ−Ａｐ
ＩｎＡｓ層４をエツチングしない。また、リン酸による
エツチングの際にエツチング時間を制御することにより
、ｎ−ＧＢＩｎＡｓ層１１とゲート電極６との間隔を所
定の値に制御することができる。ｎ−ＧａＩｎＡｓ層１
１が厚すぎると、このときのサイドエッチ量が大きくな
り、ｎ−ＧａＩｎＡｓ層１１とゲート電極６との間隔が
広くなる。
第３図に、この間隔とｎ−ＧａＩｎＡｓ層１１の層厚と
の関係を示す。同図から、上記間隔をソース抵抗の低減
に有効な０．５μｍ以下とするためにはｎ−ＧａＩｎＡ
ｓ層１１の厚さは０．１〜１．０μｍの範囲内が望まし
いことがわかる。
の関係を示す。同図から、上記間隔をソース抵抗の低減
に有効な０．５μｍ以下とするためにはｎ−ＧａＩｎＡ
ｓ層１１の厚さは０．１〜１．０μｍの範囲内が望まし
いことがわかる。
次いで、アルミニウム（１）などよりなるゲート金属１
５を全面に蒸着する（第２図（ｇ））。
５を全面に蒸着する（第２図（ｇ））。
最後に、レジストパターン１４および誘電体層１３を除
去することにより不要な領域の金属が除去され、開口部
下のｎ−Ａｊ７ＩｎＡｓ層４の上に残された部分がゲー
ト電極６を形成する（同図（ｈ））。
去することにより不要な領域の金属が除去され、開口部
下のｎ−Ａｊ７ＩｎＡｓ層４の上に残された部分がゲー
ト電極６を形成する（同図（ｈ））。
この発明は、上記実施例に限定されるものではなく、種
々の変形が可能である。
々の変形が可能である。
例えばｎ−ＧａＩｎＡｓ層１１のエツチングは、リン酸
を含むエツチング液に限らず、硫酸：過酸化水素水混合
液で行なってもよい。同様にＩｎＰｎＰ２Ｏ５ツチング
には、臭素：メタノール混合液を用いてもよい。また、
誘電体層１３として窒化膜の代りに８１０２などを用い
てもよい。
を含むエツチング液に限らず、硫酸：過酸化水素水混合
液で行なってもよい。同様にＩｎＰｎＰ２Ｏ５ツチング
には、臭素：メタノール混合液を用いてもよい。また、
誘電体層１３として窒化膜の代りに８１０２などを用い
てもよい。
以上説明したように、この発明によれば、ＩｎＰ基板上
のｎ−Ａｌ） Ｉｎ Ａｓ ／Ｇａ Ｉｎ Ａｓヘテロ
接合を用いた電界効果トランジスタにおいて、ｎ−Ａ、
１７ＩｎＡｓ層上に、ＩｎＰ層およびｎ−ＧａＩｎＡｓ
層を介してソース・ドレイン電極を配置する一方、Ｉｎ
Ｐ層およびｎ− ＧａＩｎＡｓ層の開口部下のｎ−ＡｊｌｌｎＡｓ層上に
ゲート電極を配置したことにより、ソース抵抗が低減で
き、相互コンダクタンス５００ ｔｉｓ／ ｍｍ以上、
しゃ断層波数２０ＧＨｚ以上の電界効果トランジスタが
得られる効果がある。
のｎ−Ａｌ） Ｉｎ Ａｓ ／Ｇａ Ｉｎ Ａｓヘテロ
接合を用いた電界効果トランジスタにおいて、ｎ−Ａ、
１７ＩｎＡｓ層上に、ＩｎＰ層およびｎ−ＧａＩｎＡｓ
層を介してソース・ドレイン電極を配置する一方、Ｉｎ
Ｐ層およびｎ− ＧａＩｎＡｓ層の開口部下のｎ−ＡｊｌｌｎＡｓ層上に
ゲート電極を配置したことにより、ソース抵抗が低減で
き、相互コンダクタンス５００ ｔｉｓ／ ｍｍ以上、
しゃ断層波数２０ＧＨｚ以上の電界効果トランジスタが
得られる効果がある。
また、ｒｎｐ層を介在させ、エツチングを２段階に分け
て行なうことにより、ｎ−Ａｌ１ｎＡｓ層の厚さに影響
を与えずにｎ−ＧａＩｎＡｓ層を加工することを可能と
し、しかもｎ− ＧａＩｎＡｓ層のバターニングと同一のマスクを用いて
ゲート電極を自己整合的に形成することで、上記電界効
果トランジスタを容易に精度良く作製できる。・
て行なうことにより、ｎ−Ａｌ１ｎＡｓ層の厚さに影響
を与えずにｎ−ＧａＩｎＡｓ層を加工することを可能と
し、しかもｎ− ＧａＩｎＡｓ層のバターニングと同一のマスクを用いて
ゲート電極を自己整合的に形成することで、上記電界効
果トランジスタを容易に精度良く作製できる。・
第１図はこの発明の一実施例を示す電界効果トランジス
タの断面図、第２図はその製造方法の一例を示す工程断
面図、第３図はｎ−ＧａＩｎＡｓ層とゲート電極間の間
隔と、ｎ−ＧａＩｎＡｓ層厚との関係を示す図、第４図
は従来例を示す断面図である。 １ ・Ｉ ｎ Ｐ基板、３・−ＧａＩｎＡｓ層、４−ｎ
−ＡＩ Ｉｎ Ａｓ層、５・・・ソース電極、６・・
・ゲート電極、７・・・ドレイン電極、１ｌ−ｎ−Ｇａ
ＩｎＡｓ層、１２−ＩｎＰ層、１３・・・誘電体層、
１４・・・レジストパターン。 特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 横向
塩 １） 辰 也実施例の構造 第１図
タの断面図、第２図はその製造方法の一例を示す工程断
面図、第３図はｎ−ＧａＩｎＡｓ層とゲート電極間の間
隔と、ｎ−ＧａＩｎＡｓ層厚との関係を示す図、第４図
は従来例を示す断面図である。 １ ・Ｉ ｎ Ｐ基板、３・−ＧａＩｎＡｓ層、４−ｎ
−ＡＩ Ｉｎ Ａｓ層、５・・・ソース電極、６・・
・ゲート電極、７・・・ドレイン電極、１ｌ−ｎ−Ｇａ
ＩｎＡｓ層、１２−ＩｎＰ層、１３・・・誘電体層、
１４・・・レジストパターン。 特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 横向
塩 １） 辰 也実施例の構造 第１図
Claims (1)
- 【特許請求の範囲】 １、ＩｎＰ基板上にＧａＩｎＡｓ層およびｎ−ＡｌＩｎ
Ａｓ層を順次積層してなるｎ− ＡｌＩｎＡｓ／ＧａＩｎＡｓヘテロ接合を用いた電界効
果トランジスタにおいて、ｎ− ＡｌＩｎＡｓ層上に、開口を有するＩｎＰ層およびｎ−
ＧａＩｎＡｓ層を積層し、このｎ− ＧａＩｎＡｓ層上にソース・ドレイン電極を配置すると
ともに、上記開口部下のｎ−ＡｌＩｎＡｓ層上にゲート
電極を配置したことを特徴とする電界効果トランジスタ
。 ２、ｎ−ＧａＩｎＡｓ層とゲート電極との間隔が０．５
μｍ以下、ｎ−ＧａＩｎＡｓ層の厚さが０．１〜１．０
μｍの範囲であることを特徴とする特許請求の範囲第１
項記載の電界効果トランジスタ。 ３、ＩｎＰ基板上にＧａＩｎＡｓ層、ｎ− ＡｌＩｎＡｓ層、ＩｎＰ層およびｎ− ＧａＩｎＡｓ層を順次積層し、ｎ−ＧａＩｎＡｓ層上に
ソース・ドレイン電極を形成する一方、ゲート電極形成
領域に開口を有するエッチングマスクを用い、はじめに
ＩｎＰ層に対しｎ− ＧａＩｎＡｓ層を選択的に除去するエッチング手段、次
にｎ−ＡｌＩｎＡｓ層に対しＩｎＰ層を選択的に除去す
るエッチング手段により、上記開口部下およびその周辺
近傍のｎ−ＧａＩｎＡｓ層とＩｎＰ層とを順次除去した
後、全面にゲート電極を構成する導電材層を形成し、そ
の後、上記エッチングマスクをその上の導電材層ととも
に除去することにより、上記開口部下に露出したｎ−Ａ
ｌＩｎＡｓ層上のみに上記導電材層を残してゲート電極
とすることを特徴とする電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62325053A JP2557430B2 (ja) | 1987-12-22 | 1987-12-22 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62325053A JP2557430B2 (ja) | 1987-12-22 | 1987-12-22 | 電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01166573A true JPH01166573A (ja) | 1989-06-30 |
| JP2557430B2 JP2557430B2 (ja) | 1996-11-27 |
Family
ID=18172623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62325053A Expired - Lifetime JP2557430B2 (ja) | 1987-12-22 | 1987-12-22 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2557430B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5172197A (en) * | 1990-04-11 | 1992-12-15 | Hughes Aircraft Company | Hemt structure with passivated donor layer |
| EP0551110A3 (en) * | 1992-01-09 | 1994-09-07 | Mitsubishi Electric Corp | Compound semiconductor devices |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62273095A (ja) * | 1986-05-21 | 1987-11-27 | Japan Organo Co Ltd | 水処理装置 |
-
1987
- 1987-12-22 JP JP62325053A patent/JP2557430B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62273095A (ja) * | 1986-05-21 | 1987-11-27 | Japan Organo Co Ltd | 水処理装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5172197A (en) * | 1990-04-11 | 1992-12-15 | Hughes Aircraft Company | Hemt structure with passivated donor layer |
| EP0551110A3 (en) * | 1992-01-09 | 1994-09-07 | Mitsubishi Electric Corp | Compound semiconductor devices |
| US5477066A (en) * | 1992-01-09 | 1995-12-19 | Mitsubishi Denki Kabushiki Kaisha | Heterojunction bipolar transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2557430B2 (ja) | 1996-11-27 |
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