JPH0628314B2 - 高速半導体装置の製造方法 - Google Patents
高速半導体装置の製造方法Info
- Publication number
- JPH0628314B2 JPH0628314B2 JP61215055A JP21505586A JPH0628314B2 JP H0628314 B2 JPH0628314 B2 JP H0628314B2 JP 61215055 A JP61215055 A JP 61215055A JP 21505586 A JP21505586 A JP 21505586A JP H0628314 B2 JPH0628314 B2 JP H0628314B2
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- Japan
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- layer
- etching
- emitter
- semiconductor device
- barrier layer
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/36—Unipolar devices
- H10D48/362—Unipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions, e.g. hot electron transistors [HET], metal base transistors [MBT], resonant tunnelling transistors [RTT], bulk barrier transistors [BBT], planar doped barrier transistors [PDBT] or charge injection transistors [CHINT]
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- Bipolar Transistors (AREA)
- Drying Of Semiconductors (AREA)
- Weting (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明は、高速半導体装置の製造方法に於いて、ＩｎＧ
ａＡｓ層の選択的エッチングを行うに際してドライ・エ
ッチング法を適用し、その下地であり且つヘテロ接合を
生成させる為のＩｎ（ＡｌｘＧａ1-x ）Ａｓ（０＜ｘ≦
１）からなるバリヤ層をエッチング・ストッパとして利
用することを可能にして、その結果、前記Ｉｎ（Ａｌｘ
Ｇａ1-x ）Ａｓ（０＜ｘ≦１）バリヤ層の下地になって
いる薄いＩｎＧａＡｓベース層が損傷されるのを防止で
きるようにした。
ａＡｓ層の選択的エッチングを行うに際してドライ・エ
ッチング法を適用し、その下地であり且つヘテロ接合を
生成させる為のＩｎ（ＡｌｘＧａ1-x ）Ａｓ（０＜ｘ≦
１）からなるバリヤ層をエッチング・ストッパとして利
用することを可能にして、その結果、前記Ｉｎ（Ａｌｘ
Ｇａ1-x ）Ａｓ（０＜ｘ≦１）バリヤ層の下地になって
いる薄いＩｎＧａＡｓベース層が損傷されるのを防止で
きるようにした。
本発明は、化合物半導体としてＩｎＧａＡｓ／ＩｎＡｌ
ＧａＡｓ系を用いたホット・エレクトロン・トランジス
タ（ｈｏｔ ｅｌｅｃｔｒｏｎ ｔｒａｎｓｉｓｔｏ
ｒ：ＨＥＴ）と呼ばれる高速半導体装置を製造する方法
の改良に関する。
ＧａＡｓ系を用いたホット・エレクトロン・トランジス
タ（ｈｏｔ ｅｌｅｃｔｒｏｎ ｔｒａｎｓｉｓｔｏ
ｒ：ＨＥＴ）と呼ばれる高速半導体装置を製造する方法
の改良に関する。
従来、化合物半導体としてＧａＡｓ／ＡｌＧａＡｓ系を
用い、ＡｌＧａＡｓをエミッタ側バリヤ層を及びコレク
タ側バリヤとしたＨＥＴが知られている。
用い、ＡｌＧａＡｓをエミッタ側バリヤ層を及びコレク
タ側バリヤとしたＨＥＴが知られている。
このＨＥＴでは、Γ谷−Ｌ谷間の分離エネルギが小さい
為、電子の注入エネルギを大きくした場合、電子がΓ谷
からＬ谷に移行し易い旨の欠点がある。
為、電子の注入エネルギを大きくした場合、電子がΓ谷
からＬ谷に移行し易い旨の欠点がある。
若し、電子がＬ谷に移行すれば、その実効質量が増加
し、従って、インター・バレー（ｉｎｔｅｒ ｖａｌｌ
ｅｙ）散乱を受け易くなり、その結果、走行速度が低下
し、また、ベース中で消滅する率が高くなるから、スイ
ッチング・スピードの低下や電流利得ｈFEの低下を招来
する。
し、従って、インター・バレー（ｉｎｔｅｒ ｖａｌｌ
ｅｙ）散乱を受け易くなり、その結果、走行速度が低下
し、また、ベース中で消滅する率が高くなるから、スイ
ッチング・スピードの低下や電流利得ｈFEの低下を招来
する。
そこで、このような欠点を回避する為、化合物半導体と
してＩｎＧａＡｓ／ＩｎＡｌＧａＡｓ系を用い、ＩｎＡ
ｌＧａＡｓをエミッタ側バリヤ層及びコレクタ側バリヤ
層としたＨＥＴが開発された。
してＩｎＧａＡｓ／ＩｎＡｌＧａＡｓ系を用い、ＩｎＡ
ｌＧａＡｓをエミッタ側バリヤ層及びコレクタ側バリヤ
層としたＨＥＴが開発された。
このＨＥＴでは、ＧａＡｓ／ＡｌＧａＡｓ系を用いたＨ
ＥＴの場合と全く逆のことが言える。即ち、Γ谷−Ｌ谷
間の分離エネルギは大である為、電子の注入エネルギを
大きくすることができ、従って、電流増幅率ｈFEを向上
することができるものである。
ＥＴの場合と全く逆のことが言える。即ち、Γ谷−Ｌ谷
間の分離エネルギは大である為、電子の注入エネルギを
大きくすることができ、従って、電流増幅率ｈFEを向上
することができるものである。
前記したＩｎＧａＡｓ／ＩｎＡｌＧａＡｓ系のＨＥＴに
於いては、ｎ型ＩｎＧａＡｓエミッタ層の下にｉ型Ｉｎ
ＡｌＧａＡｓエミッタ側バリヤ層が、また、その更に下
にｎ型ＩｎＧａＡｓベース層が存在し、そのベース層か
らベース電極を取り出すには、エミッタ層及びエミッタ
側バリヤ層をメサ・エッチングしてベース層を表出しな
ければならない。
於いては、ｎ型ＩｎＧａＡｓエミッタ層の下にｉ型Ｉｎ
ＡｌＧａＡｓエミッタ側バリヤ層が、また、その更に下
にｎ型ＩｎＧａＡｓベース層が存在し、そのベース層か
らベース電極を取り出すには、エミッタ層及びエミッタ
側バリヤ層をメサ・エッチングしてベース層を表出しな
ければならない。
従来、そのようなメサ・エッチングを行うには、エッチ
ャントをフッ酸系エッチング液とするウエット・エッチ
ング法を適用しているが、ＩｎＧａＡｓのエッチング・
レートとＩｎＡｌＧａＡｓのそれとは大差なく、しか
も、エッチングすべきエミッタ層及びエミッタ側バリヤ
層の厚さは、その両方で２２５０〔Å〕以上にもなり、
それに対して、ベース層は２００〔Å〕〜１０００
〔Å〕の厚さである為、制御性良く前記メサ・エッチン
グを行うことは甚だ困難であり、ベース層が損傷された
り、また、特に薄いベース層の場合には、突き抜けを生
じたりする。
ャントをフッ酸系エッチング液とするウエット・エッチ
ング法を適用しているが、ＩｎＧａＡｓのエッチング・
レートとＩｎＡｌＧａＡｓのそれとは大差なく、しか
も、エッチングすべきエミッタ層及びエミッタ側バリヤ
層の厚さは、その両方で２２５０〔Å〕以上にもなり、
それに対して、ベース層は２００〔Å〕〜１０００
〔Å〕の厚さである為、制御性良く前記メサ・エッチン
グを行うことは甚だ困難であり、ベース層が損傷された
り、また、特に薄いベース層の場合には、突き抜けを生
じたりする。
本発明は、前記のようなメサ・エッチングを行う場合、
所要半導体層の表面が損傷されることなく確実に露出す
ることが可能な高速半導体装置の製造方法を提供する。
所要半導体層の表面が損傷されることなく確実に露出す
ることが可能な高速半導体装置の製造方法を提供する。
本発明に依る高速半導体装置の製造方法に於いては、ヘ
テロ接合を生成するべく順に積層されているＩｎ（Ａｌ
ｘＧａ1-x ）Ａｓ（０＜ｘ≦１）層（例えばＩｎＡｌＧ
ａＡｓエミッタ側バリヤ層５）とＩｎＧａＡｓ層（例え
ばｎ＋型ＩｎＧａＡｓエミッタ層６）とを選択的にエッ
チングするに際し、先ず、ドライ・エッチング法（例え
ばＣＣｌ２Ｆ２をエッチング・ガスとする反応性イオン
・エッチング法）にてＩｎＧａＡｓ層のエッチングを行
ってＩｎ（ＡｓｘＧａ1-x ）Ａｓ（０＜ｘ≦１）層に達
した際に停止させ、次いで、ウエット・エッチング法で
Ｉｎ（ＡｌｘＧａ1-x ）Ａｓ（０＜ｘ≦１）層をエッチ
ングする工程が含まれてなる構成になっている。
テロ接合を生成するべく順に積層されているＩｎ（Ａｌ
ｘＧａ1-x ）Ａｓ（０＜ｘ≦１）層（例えばＩｎＡｌＧ
ａＡｓエミッタ側バリヤ層５）とＩｎＧａＡｓ層（例え
ばｎ＋型ＩｎＧａＡｓエミッタ層６）とを選択的にエッ
チングするに際し、先ず、ドライ・エッチング法（例え
ばＣＣｌ２Ｆ２をエッチング・ガスとする反応性イオン
・エッチング法）にてＩｎＧａＡｓ層のエッチングを行
ってＩｎ（ＡｓｘＧａ1-x ）Ａｓ（０＜ｘ≦１）層に達
した際に停止させ、次いで、ウエット・エッチング法で
Ｉｎ（ＡｌｘＧａ1-x ）Ａｓ（０＜ｘ≦１）層をエッチ
ングする工程が含まれてなる構成になっている。
前記手段を採ることに依り、前記Ｉｎ（ＡｌｘＧａ
1-x ）Ａｓ（０＜ｘ≦１）層の下地になっているＩｎＧ
ａＡｓ層に損傷を与えずに高精度で表面を選択的に露出
させることが可能となり、従って、そこから容易且つ過
日に電極を採り出すことができるから、ＨＥＴのような
高速半導体装置のベース電極を形成する技術として好適
である。
1-x ）Ａｓ（０＜ｘ≦１）層の下地になっているＩｎＧ
ａＡｓ層に損傷を与えずに高精度で表面を選択的に露出
させることが可能となり、従って、そこから容易且つ過
日に電極を採り出すことができるから、ＨＥＴのような
高速半導体装置のベース電極を形成する技術として好適
である。
第１図乃至第４図は本発明一実施例を解説する為の工程
要所に於けるＨＥＴの要部切断側面図を表し、以下、こ
れ等の図を参照しつつ説明する。
要所に於けるＨＥＴの要部切断側面図を表し、以下、こ
れ等の図を参照しつつ説明する。
第１図参照 (1) 分子線エピタキシャル成長（ｍｏｌｅｃｕｌａｒ
ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）を適用すること
に依り、ＩｎＰ基板１上にｎ＋型ＩｎＧａＡｓコレクタ
層２、ｉ型ＩｎＡｌＧａＡｓコレクタ側バリヤ層３、ｎ
型ＩｎＧａＡｓベース層４、ｉ型ＩｎＡｌＧａＡｓエミ
ッタ側バリヤ層５、ｎ＋ＩｎＧａＡｓエミッタ層６を成
長させる。
ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）を適用すること
に依り、ＩｎＰ基板１上にｎ＋型ＩｎＧａＡｓコレクタ
層２、ｉ型ＩｎＡｌＧａＡｓコレクタ側バリヤ層３、ｎ
型ＩｎＧａＡｓベース層４、ｉ型ＩｎＡｌＧａＡｓエミ
ッタ側バリヤ層５、ｎ＋ＩｎＧａＡｓエミッタ層６を成
長させる。
この場合の各半導体層に関する主要データを例示すると
次の通りである。
次の通りである。
コレクタ層２について 厚さ：３０００〔Å〕 不純物濃度：５×１０18〔cm-3〕 コレクタ側バリヤ層３について 厚さ：１０００〔Å〕〜３０００〔Å〕 ベース層４について 厚さ：２００〔Å〕〜１０００〔Å〕 不純物濃度：１×１０18〔cm-3〕 (4) エミッタ側バリヤ層５について 厚さ：２５０〔Å〕 (5) エミッタ層６について 厚さ：２０００〔Å〕 不純物濃度：５×１０18〔cm-3〕 第２図参照 (2) 通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセスを適用することに依り、エッチング・マス
クとなるフォト・レジスト膜１０を形成する。
ト・プロセスを適用することに依り、エッチング・マス
クとなるフォト・レジスト膜１０を形成する。
(3) ＣＣｌ２Ｆ２をエッチング・ガスとする反応性イ
オン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃ
ｈｉｎｇ：ＲＩＥ）法を適用することに依り、フォト・
レジスト膜１０をマスクとしてｎ＋型ＩｎＧａＡｓエミ
ッタ層６をメサ状にエッチングする。
オン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃ
ｈｉｎｇ：ＲＩＥ）法を適用することに依り、フォト・
レジスト膜１０をマスクとしてｎ＋型ＩｎＧａＡｓエミ
ッタ層６をメサ状にエッチングする。
エッチング・ガスとしてＣＣｌ２Ｆ２を用いた場合、Ｉ
ｎＧａＡｓ：ＩｎＡｌＧａＡｓのエッチング選択比を約
５：１とすることができ、エッチングをＩｎＡｌＧａＡ
ｓエミッタ側バリヤ層５の表面で停止させることは容易
である。
ｎＧａＡｓ：ＩｎＡｌＧａＡｓのエッチング選択比を約
５：１とすることができ、エッチングをＩｎＡｌＧａＡ
ｓエミッタ側バリヤ層５の表面で停止させることは容易
である。
この場合のエッチング条件を例示すると次の通りであ
る。
る。
高周波電力：２００〔Ｗ〕 ガス圧：３〔Ｐａ〕 ＣＣｌ２Ｆ２流量：４０〔ＳＣＣＭ〕（ｓｔａｎｄａｒ
ｄ ｃｕｂｉｃ ｃｅｎｔｉｍｅｔｅｒ ｐｅｒ ｍｉ
ｎｕｔｅ：ＳＣＣＭ） 第３図参照 (4) エッチャントをフッ酸系（ＨＦ＋Ｈ２Ｏ２＋Ｈ２
Ｏ）エッチング液とするウエット・エッチング法を適用
することに依り、エミッタ側バリヤ層５のエッチングを
行う。
ｄ ｃｕｂｉｃ ｃｅｎｔｉｍｅｔｅｒ ｐｅｒ ｍｉ
ｎｕｔｅ：ＳＣＣＭ） 第３図参照 (4) エッチャントをフッ酸系（ＨＦ＋Ｈ２Ｏ２＋Ｈ２
Ｏ）エッチング液とするウエット・エッチング法を適用
することに依り、エミッタ側バリヤ層５のエッチングを
行う。
エミッタ側バリヤ層５の厚さは２５０〔Å〕であるか
ら、通常のウエット・エッチング法を用いても、かなり
高精度でエッチングすることができる。
ら、通常のウエット・エッチング法を用いても、かなり
高精度でエッチングすることができる。
第４図参照 (5) コレクタ電極を取り出す為のコレクタ層９を表出
するメサ・メッチング、素子間分離を行う目のメサ・エ
ッチングなどを行ってから、通常の技法、例えば真空蒸
着法及びリフト・オフ法等を適用してエミッタ電極７、
ベース電極８、コレクタ電極９を形成する。尚、ベース
層４、コレクタ側バリヤ層３をメサ・エッチングしてコ
レクタ層９の一部を表出させる際、通常のウエット・エ
ッチング法を適用しても、コレクタ層２は充分に厚いの
で問題はない。
するメサ・メッチング、素子間分離を行う目のメサ・エ
ッチングなどを行ってから、通常の技法、例えば真空蒸
着法及びリフト・オフ法等を適用してエミッタ電極７、
ベース電極８、コレクタ電極９を形成する。尚、ベース
層４、コレクタ側バリヤ層３をメサ・エッチングしてコ
レクタ層９の一部を表出させる際、通常のウエット・エ
ッチング法を適用しても、コレクタ層２は充分に厚いの
で問題はない。
本発明に依る高速半導体装置の製造方法に於いては、Ｉ
ｎＧａＡｓ層の選択的エッチングを行うに際してドライ
・エッチング法を適用することに依って、その下地であ
り且つヘテロ接合を生成させる為のＩｎ（ＡｌｘＧａ
1-x ）Ａｓ（０＜ｘ≦１）からなるバリヤ層をエッチン
グ・ストッパとして利用できる構成になっている。
ｎＧａＡｓ層の選択的エッチングを行うに際してドライ
・エッチング法を適用することに依って、その下地であ
り且つヘテロ接合を生成させる為のＩｎ（ＡｌｘＧａ
1-x ）Ａｓ（０＜ｘ≦１）からなるバリヤ層をエッチン
グ・ストッパとして利用できる構成になっている。
前記構成を採ることに依り、前記Ｉｎ（ＡｌｘＧａ
1-x ）Ａｓ（０＜ｘ≦１）層の下地になっているＩｎＧ
ａＡｓ層に損傷を与えずに高精度で表面を選択的に露出
させることが可能となり、従って、そこから容易且つ確
実に電極を取り出すことができるから、ＨＥＴのような
高速半導体装置のベース電極を形成する技術として好適
である。
1-x ）Ａｓ（０＜ｘ≦１）層の下地になっているＩｎＧ
ａＡｓ層に損傷を与えずに高精度で表面を選択的に露出
させることが可能となり、従って、そこから容易且つ確
実に電極を取り出すことができるから、ＨＥＴのような
高速半導体装置のベース電極を形成する技術として好適
である。
第１図乃至第４図は本発明一実施例を説明する為の工程
要所に於けるＨＥＴの要部切断側面図を表している。 図に於いて、１はＩｎＰ基板、２はｎ＋型ＩｎＧａＡｓ
コレクタ層、３はｉ型ＩｎＡｌＧａＡｓコレクタ側バリ
ヤ層、４はｎ型ＩｎＧａＡｓベース層、５はｉ型ＩｎＡ
ｌＧａＡｓエミッタ側バリヤ層、６はｎ＋型ＩｎＧａＡ
ｓエミッタ層、７はエミッタ電極、８はベース電極、９
はコレクタ電極、１０はフォト・レジスト膜をそれぞれ
示している。
要所に於けるＨＥＴの要部切断側面図を表している。 図に於いて、１はＩｎＰ基板、２はｎ＋型ＩｎＧａＡｓ
コレクタ層、３はｉ型ＩｎＡｌＧａＡｓコレクタ側バリ
ヤ層、４はｎ型ＩｎＧａＡｓベース層、５はｉ型ＩｎＡ
ｌＧａＡｓエミッタ側バリヤ層、６はｎ＋型ＩｎＧａＡ
ｓエミッタ層、７はエミッタ電極、８はベース電極、９
はコレクタ電極、１０はフォト・レジスト膜をそれぞれ
示している。
Claims (1)
- 【請求項１】ヘテロ接合を生成するべく順に積層された
Ｉｎ（ＡｌｘＧａ1-x ）Ａｓ（０＜ｘ≦１）層とＩｎＧ
ａＡｓ層とを選択的にエッチングするに際し、 先ず、ドライ・エッチング法にてＩｎＧａＡｓ層のエッ
チングを行ってＩｎ（ＡｌｘＧａ1-x ）Ａｓ（０＜ｘ≦
１）層に達した際に停止させ、 次に、ウエット・エッチング法にてＩｎ（ＡｌｘＧａ
1-x ）Ａｓ（０＜ｘ≦１）層をエッチングする工程 が含まれてなることを特徴とする高速半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215055A JPH0628314B2 (ja) | 1986-09-13 | 1986-09-13 | 高速半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215055A JPH0628314B2 (ja) | 1986-09-13 | 1986-09-13 | 高速半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6372158A JPS6372158A (ja) | 1988-04-01 |
| JPH0628314B2 true JPH0628314B2 (ja) | 1994-04-13 |
Family
ID=16666014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61215055A Expired - Fee Related JPH0628314B2 (ja) | 1986-09-13 | 1986-09-13 | 高速半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628314B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07305704A (ja) * | 1994-05-12 | 1995-11-21 | Hasegawa Kogyosho:Kk | 木柄固定用楔 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5648294A (en) * | 1989-11-29 | 1997-07-15 | Texas Instruments Incorp. | Integrated circuit and method |
| JPH04101430A (ja) * | 1990-08-20 | 1992-04-02 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
| JPH06314668A (ja) * | 1993-04-30 | 1994-11-08 | Fujitsu Ltd | プラズマエッチング方法及びプラズマエッチング装置 |
-
1986
- 1986-09-13 JP JP61215055A patent/JPH0628314B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| ＩＥＥＥＥＬＥＣＴＲＯＮＤＥＶＩＣＥＬＥＴＴＥＲＳＥＤＬ−７［９ＳＥＰＴＥＭＢＥＲ１９８６ｐ．５１６〜５１８ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07305704A (ja) * | 1994-05-12 | 1995-11-21 | Hasegawa Kogyosho:Kk | 木柄固定用楔 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6372158A (ja) | 1988-04-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |