JPH01168067A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01168067A JPH01168067A JP62325841A JP32584187A JPH01168067A JP H01168067 A JPH01168067 A JP H01168067A JP 62325841 A JP62325841 A JP 62325841A JP 32584187 A JP32584187 A JP 32584187A JP H01168067 A JPH01168067 A JP H01168067A
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- JP
- Japan
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- layer
- type
- gate
- fet
- electrode
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- Pending
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関し、化合半導体エピ
タキシャル層による電子素子、特に光電子集積回路（Ｏ
ＥＩＣ）に適したものである。
タキシャル層による電子素子、特に光電子集積回路（Ｏ
ＥＩＣ）に適したものである。
従来の技術
従来の技術を、ＩｎＰ 基板上に形成する電界効果トラ
ンジスタ（ＦＥＴ ）を例に説明する。第２図にＦｅを
添加した半絶縁性ＩｎＰ基板１上に液相（ＬＰＥ）もし
くは有機金属を原料として用いた気相（ＭＯＶＰＥ ）
エピタキシャル成長法によって形成したＦＥＴの工程を
示す。第２図（、）に示す様にＩｎＰ基板１上にｎ型Ｉ
ｎＰ層２とｐ型ＩｎＧａＡｓＰ層３を順次エピタキシャ
ル成長によって形成する。
ンジスタ（ＦＥＴ ）を例に説明する。第２図にＦｅを
添加した半絶縁性ＩｎＰ基板１上に液相（ＬＰＥ）もし
くは有機金属を原料として用いた気相（ＭＯＶＰＥ ）
エピタキシャル成長法によって形成したＦＥＴの工程を
示す。第２図（、）に示す様にＩｎＰ基板１上にｎ型Ｉ
ｎＰ層２とｐ型ＩｎＧａＡｓＰ層３を順次エピタキシャ
ル成長によって形成する。
次に第２図（ｂ）の様にｐ型電極４例えばＣｒ／Ｐ ｔ
／ＡｕをＦＥＴのゲート部に形成する。次に第２図（
Ｃ）の様に、ｐ型電極４をマスクにしてｐ−ＩｎＧａＡ
ｓＰ層３をエツチングする。その後にｎ型電極６をＦＥ
Ｔのソース、ドレインに形成し、第２図（ｄ）に示す様
なＦＥＴが作製できる。
／ＡｕをＦＥＴのゲート部に形成する。次に第２図（
Ｃ）の様に、ｐ型電極４をマスクにしてｐ−ＩｎＧａＡ
ｓＰ層３をエツチングする。その後にｎ型電極６をＦＥ
Ｔのソース、ドレインに形成し、第２図（ｄ）に示す様
なＦＥＴが作製できる。
この様に作製されたＦＥＴでは、ゲートに電圧を印加し
空乏層を拡げた場合、Ｆｅを添加したＩｎＰ基板１とＩ
ｎＰ層２の界面に到達する。従ってソース、ドレイン間
の電流は、この界面の影響を大きく受ける。ところが、
この界面におけるＦｅの濃度はエピタキシャル成長の際
に大きくなってお勺、ＦＥＴの緒特性に影響を与えてい
る。すなわち界面に多く存在するＦｅのために欠陥が生
成され、再結合中心となシ、ＦＥＴの飽和特性を劣化さ
れたシ、交流動作の際のノイズとなる様な界面での電界
のゆらぎが生じる。
空乏層を拡げた場合、Ｆｅを添加したＩｎＰ基板１とＩ
ｎＰ層２の界面に到達する。従ってソース、ドレイン間
の電流は、この界面の影響を大きく受ける。ところが、
この界面におけるＦｅの濃度はエピタキシャル成長の際
に大きくなってお勺、ＦＥＴの緒特性に影響を与えてい
る。すなわち界面に多く存在するＦｅのために欠陥が生
成され、再結合中心となシ、ＦＥＴの飽和特性を劣化さ
れたシ、交流動作の際のノイズとなる様な界面での電界
のゆらぎが生じる。
発明が解決しようとする問題点
従来の技術によれば、例えば従来例で示した様なＦＥＴ
では、Ｆｅ添加の半絶縁性１ｎＰ基板とｎ型ＩｎＰ層界
面にＦｅが局在し、ＦＥＴ特性に影響を与える。すなわ
ち、界面のＦｅによシ欠陥が生成され易くなシ、再結合
中心となったシミ界のゆらぎを生じさせたシ、飽和特性
やＳ／Ｎ を劣化させる。本発明はＦＥＴ特性劣化の原
因となる界面欠陥、準位を除去しようとするものであシ
、特にＦｅの影響のない良好な界面状態を提供する事を
目的としている。
では、Ｆｅ添加の半絶縁性１ｎＰ基板とｎ型ＩｎＰ層界
面にＦｅが局在し、ＦＥＴ特性に影響を与える。すなわ
ち、界面のＦｅによシ欠陥が生成され易くなシ、再結合
中心となったシミ界のゆらぎを生じさせたシ、飽和特性
やＳ／Ｎ を劣化させる。本発明はＦＥＴ特性劣化の原
因となる界面欠陥、準位を除去しようとするものであシ
、特にＦｅの影響のない良好な界面状態を提供する事を
目的としている。
問題点を解決するための手段
前述の問題点を解決するために、本発明では、ＦＥＴの
ゲート直下に対応する基板上に一方の導電型の領域を選
択的に形成し、その後にこの領域上に埋込み成長を行う
事によシ、制御性の良いＦＥＴを作成可能とするもので
ある。
ゲート直下に対応する基板上に一方の導電型の領域を選
択的に形成し、その後にこの領域上に埋込み成長を行う
事によシ、制御性の良いＦＥＴを作成可能とするもので
ある。
作 用
本発明の手段による作用は次のようになる。ＦＥＴのゲ
ート直下部にたとえばバックゲートとなるｐ型頭域を形
成する事によシゲート電圧印加時の空乏層は基板との界
面に拡がらず、チャネル中のｐ型頭域もしくはそこから
の空乏層に達する。従って従来の様な界面欠陥や準位に
よるＦＥＴの飽和特性やＳハの劣化等を除去する事がで
きる。またチャネル層の膜厚によりソース・ドレイン間
の電流量が変化してしまうが、ゲート直下のｐ型頭域の
印加電圧を独立に制御する事によシ膜厚による誤差を制
御する事が可能となるものである。
ート直下部にたとえばバックゲートとなるｐ型頭域を形
成する事によシゲート電圧印加時の空乏層は基板との界
面に拡がらず、チャネル中のｐ型頭域もしくはそこから
の空乏層に達する。従って従来の様な界面欠陥や準位に
よるＦＥＴの飽和特性やＳハの劣化等を除去する事がで
きる。またチャネル層の膜厚によりソース・ドレイン間
の電流量が変化してしまうが、ゲート直下のｐ型頭域の
印加電圧を独立に制御する事によシ膜厚による誤差を制
御する事が可能となるものである。
実施例
本発明の一実施例として、Ｆｅ添加したＩｎＰ基板上に
ＭＯＶＰＥ法を用いて作製する場合について図面に従っ
て説明する。第１図（ａ）に示す様にＦｅ添加した半絶
縁性ＩｎＰ基板１上にＺｎを添加したｐ型ＩｎＧａＡｓ
Ｐ層ｅを０．２ｐｒｎ程度エピタキシャル成長する。次
にＦＥＴを形成する際のゲート直下に相当する部分を残
して選択的にエツチングを施し、第１図（ロ）に示す様
な層６よシなるバックゲート７を形成する。次に前記基
板上にバックゲート７を埋込む様にｎ型ｒｎＰ層２を０
．５μｍとｐ型ＩｎＧａＡｓＰ層３をＭＯＶＰＥ法によ
って第１図（０）の様にエピタキシャル成長を行う。第
１図（ｄ）に示す様にｐ −Ｉ ｎＧａＡｓ Ｐｌｉ３
上にバックゲート７の位置に相当するパターンのｐ型電
極４を例えばＣｒ／Ｐｔ／Ａｕで形成する。さらにこの
ゲート電極となるｐ型電極４をマスクとしてｐ型ＩｎＧ
ａＡｓＰ層３を選択的にエツチングし、ソース、ドレイ
ンに相当するｎ型１ｎＰ層にｎ型電極６，８を例えばＡ
ｕ／Ｓｎ／Ａｕ等で形成し、第１図（Ｃ）に示すよりな
ＦＥＴを形成する。この様に形成されたＦＥＴは、ＭＯ
ＶＰＥ法の様な気相成長によシ埋込みエピタキシャル成
長を施しであるので、平坦性が良く、特にＦＥＴでは最
も重要なチャンネル部の膜厚制御及び均一性に優れたも
のが得られる。
ＭＯＶＰＥ法を用いて作製する場合について図面に従っ
て説明する。第１図（ａ）に示す様にＦｅ添加した半絶
縁性ＩｎＰ基板１上にＺｎを添加したｐ型ＩｎＧａＡｓ
Ｐ層ｅを０．２ｐｒｎ程度エピタキシャル成長する。次
にＦＥＴを形成する際のゲート直下に相当する部分を残
して選択的にエツチングを施し、第１図（ロ）に示す様
な層６よシなるバックゲート７を形成する。次に前記基
板上にバックゲート７を埋込む様にｎ型ｒｎＰ層２を０
．５μｍとｐ型ＩｎＧａＡｓＰ層３をＭＯＶＰＥ法によ
って第１図（０）の様にエピタキシャル成長を行う。第
１図（ｄ）に示す様にｐ −Ｉ ｎＧａＡｓ Ｐｌｉ３
上にバックゲート７の位置に相当するパターンのｐ型電
極４を例えばＣｒ／Ｐｔ／Ａｕで形成する。さらにこの
ゲート電極となるｐ型電極４をマスクとしてｐ型ＩｎＧ
ａＡｓＰ層３を選択的にエツチングし、ソース、ドレイ
ンに相当するｎ型１ｎＰ層にｎ型電極６，８を例えばＡ
ｕ／Ｓｎ／Ａｕ等で形成し、第１図（Ｃ）に示すよりな
ＦＥＴを形成する。この様に形成されたＦＥＴは、ＭＯ
ＶＰＥ法の様な気相成長によシ埋込みエピタキシャル成
長を施しであるので、平坦性が良く、特にＦＥＴでは最
も重要なチャンネル部の膜厚制御及び均一性に優れたも
のが得られる。
一方バツクゲート７の埋込み成長の工程では、成長界面
が途中で中断され他の工程が入る事になるので、界面の
欠陥等の導入の可能性がある。しかし実際には、バック
ゲート７から拡がる空乏層とゲート４から拡がる空乏層
間でピンチオフするので、界面欠陥や準位の影響は除去
できる。従ってゲートに電圧を印加したとき拡がる空乏
層は制御性よくバックゲート７からの空乏層に到達しそ
の特性の再現性、均一性に優れたものが得られる。
が途中で中断され他の工程が入る事になるので、界面の
欠陥等の導入の可能性がある。しかし実際には、バック
ゲート７から拡がる空乏層とゲート４から拡がる空乏層
間でピンチオフするので、界面欠陥や準位の影響は除去
できる。従ってゲートに電圧を印加したとき拡がる空乏
層は制御性よくバックゲート７からの空乏層に到達しそ
の特性の再現性、均一性に優れたものが得られる。
また界面のＦｅの様な不純物による欠陥や界面準位等の
影響も回避しておシ、良好な特性のＦＥＴが得られるも
のである。
影響も回避しておシ、良好な特性のＦＥＴが得られるも
のである。
発明の効果
本発明によれば、不純物添加の半絶縁性基板にｐ型頭域
をバックゲートとして形成し、気相成長等に平坦化して
埋込みエピタキシャル成長を施し、ＦＥＴを形成するの
で、Ｆｅ等の界面に偏析した不純物による影響を除去す
る事ができる。すなわち、ゲートから電圧印加時の空乏
層が拡がる場合、ｐ型のバックゲートもしくはそこから
拡がる空乏層とピンチオフするため、界面に偏析したＦ
ｅ等に起因した欠陥や準位の影響無しにＦＥＴ動作が可
能となシ、良好な飽和特性やＳ／Ｎ が得られる。
をバックゲートとして形成し、気相成長等に平坦化して
埋込みエピタキシャル成長を施し、ＦＥＴを形成するの
で、Ｆｅ等の界面に偏析した不純物による影響を除去す
る事ができる。すなわち、ゲートから電圧印加時の空乏
層が拡がる場合、ｐ型のバックゲートもしくはそこから
拡がる空乏層とピンチオフするため、界面に偏析したＦ
ｅ等に起因した欠陥や準位の影響無しにＦＥＴ動作が可
能となシ、良好な飽和特性やＳ／Ｎ が得られる。
また気相成長等による埋込みエピタキシャル成長等を用
いる事により、均一性、再現性に優れ、また平坦化が容
易である事から高集積化に適したＦＥＴが容易に得られ
る。さらに、バックゲート等に電圧印加を施す事が可能
であり、容易なＦＥＴ特性の制御を提供する事が可能で
ある。
いる事により、均一性、再現性に優れ、また平坦化が容
易である事から高集積化に適したＦＥＴが容易に得られ
る。さらに、バックゲート等に電圧印加を施す事が可能
であり、容易なＦＥＴ特性の制御を提供する事が可能で
ある。
第１図は本発明の一実施例によるＦＥＴの製造工程断面
図、第２図は従来のＦＥＴの製造工程断面図である。 １・・・・・・Ｆｅ添加ＩｎＰ基板、２・・・・・・ｎ
型ＩｎＰ層、３・・・・・・ｐ型ＩｎＧａＡｓＰ層、４
・・・・・・ｐ型電極、５・・・・・・ｎ型電極、６・
・・・・・ｐ−ＩｎＧａＡ日Ｐ層、７・・・・・・バッ
クゲート。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ノー
Ｆｃ 却ＩｎＰ二週≦−版
図、第２図は従来のＦＥＴの製造工程断面図である。 １・・・・・・Ｆｅ添加ＩｎＰ基板、２・・・・・・ｎ
型ＩｎＰ層、３・・・・・・ｐ型ＩｎＧａＡｓＰ層、４
・・・・・・ｐ型電極、５・・・・・・ｎ型電極、６・
・・・・・ｐ−ＩｎＧａＡ日Ｐ層、７・・・・・・バッ
クゲート。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ノー
Ｆｃ 却ＩｎＰ二週≦−版
Claims (1)
- 半絶縁性化合物半導体基板上に、第１の導電型の半導
体層をエピタキシャル成長する工程と、前記第１の導電
型の半導体層を所望の形状にエッチングし、第２の導電
型と第１の導電型の半導体層を順次エピタキシャル成長
して前記エッチングにより形成された第１の導電型の所
望の形状を有する半導体層を埋込む工程と、前記最上層
の第１の導電型の半導体層上に電極を形成し、前記電極
をマスクとして前記第１の導電型の半導体層をエッチン
グする工程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62325841A JPH01168067A (ja) | 1987-12-23 | 1987-12-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62325841A JPH01168067A (ja) | 1987-12-23 | 1987-12-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01168067A true JPH01168067A (ja) | 1989-07-03 |
Family
ID=18181215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62325841A Pending JPH01168067A (ja) | 1987-12-23 | 1987-12-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01168067A (ja) |
-
1987
- 1987-12-23 JP JP62325841A patent/JPH01168067A/ja active Pending
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