JPH01169652A - 送信割込要求制御方式 - Google Patents
送信割込要求制御方式Info
- Publication number
- JPH01169652A JPH01169652A JP62328999A JP32899987A JPH01169652A JP H01169652 A JPH01169652 A JP H01169652A JP 62328999 A JP62328999 A JP 62328999A JP 32899987 A JP32899987 A JP 32899987A JP H01169652 A JPH01169652 A JP H01169652A
- Authority
- JP
- Japan
- Prior art keywords
- transmission
- data
- interrupt request
- microcomputer
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 125
- 238000000034 method Methods 0.000 claims description 6
- 238000012545 processing Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は送信割込要求が加えられることにより送信用デ
ータを出力するマイクロコンピュータと、マイクロコン
ピュータから出力された送信用データを１バイト伝送す
る毎に送信割込要求を出力するデータ伝送用Ｌ Ｓ Ｉ
等のデータ伝送手段とを備えた端末等の装置に於ける送
信割込要求制御方式〔従来の技術〕 従来、この種の送信割込要求制御方式は、第２図に示す
ように、データ伝送用ＬＳＴ２１と、マイクロコンピュ
ータ２２と、割込制御用ＬＳＩ２３とを含み、データ伝
送用ＬＳＩ２１はマイクロコンピュータ２２から出力さ
れた送信用データを１バイト伝送路２４に出力する毎に
送信割込要求２５を出力し、マイクロコンピュータ２２
は割込制御用ＬＳＩ２３を介して送信割込要求２５゛
が加えられる毎に割込要求受付処理を行ない、送信用デ
ータを１ハイ１−ずつデータ伝送用ＬＳＩ２１に加える
ようにしている。
ータを出力するマイクロコンピュータと、マイクロコン
ピュータから出力された送信用データを１バイト伝送す
る毎に送信割込要求を出力するデータ伝送用Ｌ Ｓ Ｉ
等のデータ伝送手段とを備えた端末等の装置に於ける送
信割込要求制御方式〔従来の技術〕 従来、この種の送信割込要求制御方式は、第２図に示す
ように、データ伝送用ＬＳＴ２１と、マイクロコンピュ
ータ２２と、割込制御用ＬＳＩ２３とを含み、データ伝
送用ＬＳＩ２１はマイクロコンピュータ２２から出力さ
れた送信用データを１バイト伝送路２４に出力する毎に
送信割込要求２５を出力し、マイクロコンピュータ２２
は割込制御用ＬＳＩ２３を介して送信割込要求２５゛
が加えられる毎に割込要求受付処理を行ない、送信用デ
ータを１ハイ１−ずつデータ伝送用ＬＳＩ２１に加える
ようにしている。
上述した従来方式ては、１バイトのデータ送信に対して
１回の割込要求受付処理が発生ずることになるので、マ
イクロコンピュータ２２の稼動効率が低くなる問題があ
り、また、マイクロコンピュータ２２は１回の送信割込
要求に対して１ハイＩ・の送信用データしか出力しない
ものであるから、マイクロコンピュータ２２が送信割込
要求を受付けることができない状態になると、直ちにデ
ータの送信が停止してしまう問題かあった。
１回の割込要求受付処理が発生ずることになるので、マ
イクロコンピュータ２２の稼動効率が低くなる問題があ
り、また、マイクロコンピュータ２２は１回の送信割込
要求に対して１ハイＩ・の送信用データしか出力しない
ものであるから、マイクロコンピュータ２２が送信割込
要求を受付けることができない状態になると、直ちにデ
ータの送信が停止してしまう問題かあった。
本発明は前述の如き問題点を鉛″決したものてあり、そ
の目的（Ｊ、マイクロコンピュータの稼動効率を向上さ
せると共に、マイク１つコンピュータが送信割込要求を
受付けることができなくなった場合に於いてもはデータ
の送信を続行できるようにすることにある。
の目的（Ｊ、マイクロコンピュータの稼動効率を向上さ
せると共に、マイク１つコンピュータが送信割込要求を
受付けることができなくなった場合に於いてもはデータ
の送信を続行できるようにすることにある。
本発明は前述の如き問題点を解決するため、送信割込要
求が加えられるごとにより送信用データを出力するマイ
クロコンピュータと、前記マイクロコンピュータから出
力された送信用データを１ハイＩ・転送する毎に送信割
込要求を出力するデータ伝送手段とを含む装置に於いて
、前記マイクロコンピュータから出力された送信用デー
タを保持するＦＩＦＯレシスクと、該ＦＩＦＯレジスタ
に保持されている送信用データを前記データ伝送手段に
加えるリード／ライト制御手段と、 前記データ伝送手段から送信割込要求が加えられた場合
、前記ＦＩＦＯレジスタが空であれば送信割込要求を前
記マイクロコンピュータに加え、前記ＦＩＦＯレジスタ
が空でなければ送信割込要求を前記リード／ライト制御
手段に加える送信割込要求発生制御手段とを含め、 前記リード／ライト制御手段は前記送信割込要求発生制
御手段から送信割込要求が加えらることにより、前記Ｐ
ＩＦ’０レジスタに保持されている送信用データを１バ
イト前記データ伝送手段に加え、 前記マイクロコンピュータは前記送信割込要求発生制御
手段から送信割込要求を受付けることにより、前記ＦＩ
ＦＯレジスタに複数バイトの送信用データを加える。
求が加えられるごとにより送信用データを出力するマイ
クロコンピュータと、前記マイクロコンピュータから出
力された送信用データを１ハイＩ・転送する毎に送信割
込要求を出力するデータ伝送手段とを含む装置に於いて
、前記マイクロコンピュータから出力された送信用デー
タを保持するＦＩＦＯレシスクと、該ＦＩＦＯレジスタ
に保持されている送信用データを前記データ伝送手段に
加えるリード／ライト制御手段と、 前記データ伝送手段から送信割込要求が加えられた場合
、前記ＦＩＦＯレジスタが空であれば送信割込要求を前
記マイクロコンピュータに加え、前記ＦＩＦＯレジスタ
が空でなければ送信割込要求を前記リード／ライト制御
手段に加える送信割込要求発生制御手段とを含め、 前記リード／ライト制御手段は前記送信割込要求発生制
御手段から送信割込要求が加えらることにより、前記Ｐ
ＩＦ’０レジスタに保持されている送信用データを１バ
イト前記データ伝送手段に加え、 前記マイクロコンピュータは前記送信割込要求発生制御
手段から送信割込要求を受付けることにより、前記ＦＩ
ＦＯレジスタに複数バイトの送信用データを加える。
マイクロコンピュータから出力された送信用データを保
持するＦＩＦ○レジスタが空の場合、送信割込要求発生
制御手段はデータ伝送手段から送信割込要求が加えられ
ると、マイクロコンピコ、−タに送信割込要求を加え、
これにより、マイクロコンピュータは複数バイトの送信
用データをＦＩＦＯレジスタに加える。また、ＦＩＦ○
レジスタか空でない場合、送信割込要求発生制御手段は
データ伝送手段から送信割込要求が加えられると、リー
ド／ライト制御手段に送信割込要求を加え、これにより
、リード／ライト制御手段はＦＩＦＯレシスクから送信
用データを１ハイＩ−読出してデータ伝送手段に加える
。
持するＦＩＦ○レジスタが空の場合、送信割込要求発生
制御手段はデータ伝送手段から送信割込要求が加えられ
ると、マイクロコンピコ、−タに送信割込要求を加え、
これにより、マイクロコンピュータは複数バイトの送信
用データをＦＩＦＯレジスタに加える。また、ＦＩＦ○
レジスタか空でない場合、送信割込要求発生制御手段は
データ伝送手段から送信割込要求が加えられると、リー
ド／ライト制御手段に送信割込要求を加え、これにより
、リード／ライト制御手段はＦＩＦＯレシスクから送信
用データを１ハイＩ−読出してデータ伝送手段に加える
。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の実施例のブロック図であり、リード／
ライト制御卸回路１と、ＦＩＦ○レジスタ２と、送信割
込要求発生制御１１回路３と、データ伝送用ＬｓＩ４と
、マイクロコンピュータ５と、割込制御用ＬＳＩ６と、
伝送路７とを含んでいる。
ライト制御卸回路１と、ＦＩＦ○レジスタ２と、送信割
込要求発生制御１１回路３と、データ伝送用ＬｓＩ４と
、マイクロコンピュータ５と、割込制御用ＬＳＩ６と、
伝送路７とを含んでいる。
データ伝送用ＬＳＩ４は伝送路７にデータを１バイト送
出する毎に送信割込要求ａを出力する。
出する毎に送信割込要求ａを出力する。
送信割込要求発生制御回路３ば送信割込要求ａが加えら
れると、ＦＩＦＯレジスタ２から加えられている信号す
に基づいてＦＩＦＯレジスタ２が空であるか否かを判断
する。そして、ＦＩＦＯレジスク２か空であると判断し
た場合は、送信割込要求発生制御回路３は割込制御用Ｌ
Ｓ Ｔ ６に送信割込要求Ｃを加える。割込制御用Ｌ
Ｓ Ｉ ６には図示を省略したが他の割込要求も加え
られており、割込制御用ＬＳＩ６は送信割込要求発生制
御回路３から送信割込要求Ｃが加えられると、それが受
付り可能か否かを判断し、受付可能と判断することによ
り、マイクロコンピュータ５に送信割込要求ｅを加える
。マイクロコンピュータ５ば送信割込要求ｅが加えられ
ると、受付可能か否かを判断し、受付可能と判断するこ
とにより、割込要求受付処理を実行し、ＦＩＦＯレジス
タ２に対し、それがいっばいになるまで、送信用データ
を加える。
れると、ＦＩＦＯレジスタ２から加えられている信号す
に基づいてＦＩＦＯレジスタ２が空であるか否かを判断
する。そして、ＦＩＦＯレジスク２か空であると判断し
た場合は、送信割込要求発生制御回路３は割込制御用Ｌ
Ｓ Ｔ ６に送信割込要求Ｃを加える。割込制御用Ｌ
Ｓ Ｉ ６には図示を省略したが他の割込要求も加え
られており、割込制御用ＬＳＩ６は送信割込要求発生制
御回路３から送信割込要求Ｃが加えられると、それが受
付り可能か否かを判断し、受付可能と判断することによ
り、マイクロコンピュータ５に送信割込要求ｅを加える
。マイクロコンピュータ５ば送信割込要求ｅが加えられ
ると、受付可能か否かを判断し、受付可能と判断するこ
とにより、割込要求受付処理を実行し、ＦＩＦＯレジス
タ２に対し、それがいっばいになるまで、送信用データ
を加える。
また、ＦＩＦＯレジスタ２が空でないと判断した場合或
いは割込制御用Ｌ Ｓ Ｊ ６に送信割込要求Ｃを出力
しＦＩＦＯレジスタ２が空でなくなった場合は、送信割
込要求発生制御回路３はリード／ライト制御回路１に送
信割込要求ｄを加え、リート／ライＩ・制２’ｉｆ１回
路１は送信割込要求ｄが加えられる毎にＦＩＦＯレジス
タ２から伝送用データを１バイトずつ読出してデータ伝
送用ＬＳＩ４に加え、データ伝送用Ｌ Ｓ ｌ ４はリ
ード／ライ１−制御回路１から加えられた送信用データ
を伝送路７に送出する。
いは割込制御用Ｌ Ｓ Ｊ ６に送信割込要求Ｃを出力
しＦＩＦＯレジスタ２が空でなくなった場合は、送信割
込要求発生制御回路３はリード／ライト制御回路１に送
信割込要求ｄを加え、リート／ライＩ・制２’ｉｆ１回
路１は送信割込要求ｄが加えられる毎にＦＩＦＯレジス
タ２から伝送用データを１バイトずつ読出してデータ伝
送用ＬＳＩ４に加え、データ伝送用Ｌ Ｓ ｌ ４はリ
ード／ライ１−制御回路１から加えられた送信用データ
を伝送路７に送出する。
即ち、Ｆ’ＩＦＯレジスタ２か空の時に送信割込要求ａ
が発生した場合は複数ハイ１−の送信用データをＦＩＦ
Ｏレジスク２に加え、ＦＩＦＯレシス −タ２が空でな
い時に送信割込要求ａが発生した場合はＦＩＦＯレジス
タ２に保持されている送信用データを１バイトずつデー
タ伝送用Ｌ Ｓ Ｉ ４に加えるという処理を繰返し行
なうことにより、データ伝送を行なうものである。
が発生した場合は複数ハイ１−の送信用データをＦＩＦ
Ｏレジスク２に加え、ＦＩＦＯレシス −タ２が空でな
い時に送信割込要求ａが発生した場合はＦＩＦＯレジス
タ２に保持されている送信用データを１バイトずつデー
タ伝送用Ｌ Ｓ Ｉ ４に加えるという処理を繰返し行
なうことにより、データ伝送を行なうものである。
また、マイクロコンピュータ５はデータ伝送用ＬＳＩ４
に対してデータの廃棄等を指示するコマンドを出力する
場合、リード／ライト制御回路１から出力されているリ
ード／ライトステータス信号ｆに基づいてリード／ライ
ト制御回路１がデータ伝送用ＬＳＩ４に対して送信デー
タを入力中か否かを判断し、入力中でないと判断した場
合、コマントをリード／ライト制御回路１に加え、リー
ト／ライト制御回路１はマイクロコンピュータ５からコ
マンドが加えられるとそれをデータ伝送用ＬＳＩ４に加
える。
に対してデータの廃棄等を指示するコマンドを出力する
場合、リード／ライト制御回路１から出力されているリ
ード／ライトステータス信号ｆに基づいてリード／ライ
ト制御回路１がデータ伝送用ＬＳＩ４に対して送信デー
タを入力中か否かを判断し、入力中でないと判断した場
合、コマントをリード／ライト制御回路１に加え、リー
ト／ライト制御回路１はマイクロコンピュータ５からコ
マンドが加えられるとそれをデータ伝送用ＬＳＩ４に加
える。
以上説明したよ・うに、本発明は、ＦＩＦＯレジスタが
空の時にデータ伝送用ＬＳＩ’４等のデータ伝送手段か
ら送信割込要求が出力された場合のみマイクロコンピュ
ータに送信要求を加え、ＦＩＦＯレジスタに複数バイト
の送信用データを蓄積させるものであるから、マイクロ
コンピュータに対する送信割込要求回数を低減し、マイ
クロコンピュータの稼動効率を高めることができる効果
がある。また、マイクロコンピュータが送信割込要求を
受付けることができない状態の時に、データ伝送手段か
ら送信要求割込が発生しても、ＦＩＦＯレジスタに保持
されている送信用データがリード／ライト制御手段によ
って読出され、データ伝送手段に加えられるので、デー
タ伝送を続行できる効果があると共にデータ伝送手段の
稼動効率を高いものとすることができる効果がある。
空の時にデータ伝送用ＬＳＩ’４等のデータ伝送手段か
ら送信割込要求が出力された場合のみマイクロコンピュ
ータに送信要求を加え、ＦＩＦＯレジスタに複数バイト
の送信用データを蓄積させるものであるから、マイクロ
コンピュータに対する送信割込要求回数を低減し、マイ
クロコンピュータの稼動効率を高めることができる効果
がある。また、マイクロコンピュータが送信割込要求を
受付けることができない状態の時に、データ伝送手段か
ら送信要求割込が発生しても、ＦＩＦＯレジスタに保持
されている送信用データがリード／ライト制御手段によ
って読出され、データ伝送手段に加えられるので、デー
タ伝送を続行できる効果があると共にデータ伝送手段の
稼動効率を高いものとすることができる効果がある。
第１図は本発明の実施例のブロック図及び、第２図は従
来例のブロック図である。 図に於いて２． １・・・リード／ライト制御回路、 ２・・・ＦＩＦＯレジスタ、 ３・・・送信割込要求発生制御回路、 ４．２１・・・データ伝送用ｒ−ｓｒ、５．２２・・・
マイクロコンピュータ、６．２３・・・割込制窃１用Ｌ
ＳＩ、 ７．２４・・・伝送路。
来例のブロック図である。 図に於いて２． １・・・リード／ライト制御回路、 ２・・・ＦＩＦＯレジスタ、 ３・・・送信割込要求発生制御回路、 ４．２１・・・データ伝送用ｒ−ｓｒ、５．２２・・・
マイクロコンピュータ、６．２３・・・割込制窃１用Ｌ
ＳＩ、 ７．２４・・・伝送路。
Claims (1)
- 【特許請求の範囲】 送信割込要求が加えられることにより送信用データを
出力するマイクロコンピュータと、 前記マイクロコンピュータから出力された送信用データ
を１バイト転送する毎に送信割込要求を出力するデータ
伝送手段とを含む装置に於いて、前記マイクロコンピュ
ータから出力された送信用データを保持するＦＩＦＯレ
ジスタと、 該ＦＩＦＯレジスタに保持されている送信用データを前
記データ伝送手段に加えるリード／ライト制御手段と、 前記データ伝送手段から送信割込要求が加えられた場合
、前記ＦＩＦＯレジスタが空であれば送信割込要求を前
記マイクロコンピュータに加え、前記ＦＩＦＯレジスタ
が空でなければ送信割込要求を前記リード／ライト制御
手段に加える送信割込要求発生制御手段とを含み、 前記リード／ライト制御手段は前記送信割込要求発生制
御手段から送信割込要求が加えらることにより、前記Ｆ
ＩＦＯレジスタに保持されている送信用データを１バイ
ト前記データ伝送手段に加え、 前記マイクロコンピュータは前記送信割込要求発生制御
手段から送信割込要求を受付けることにより、前記ＦＩ
ＦＯレジスタに複数バイトの送信用データを加えること
を特徴とする送信割込要求制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62328999A JPH01169652A (ja) | 1987-12-25 | 1987-12-25 | 送信割込要求制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62328999A JPH01169652A (ja) | 1987-12-25 | 1987-12-25 | 送信割込要求制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01169652A true JPH01169652A (ja) | 1989-07-04 |
Family
ID=18216473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62328999A Pending JPH01169652A (ja) | 1987-12-25 | 1987-12-25 | 送信割込要求制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01169652A (ja) |
-
1987
- 1987-12-25 JP JP62328999A patent/JPH01169652A/ja active Pending
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