JPS6217879Y2 - - Google Patents
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- Publication number
- JPS6217879Y2 JPS6217879Y2 JP1985203645U JP20364585U JPS6217879Y2 JP S6217879 Y2 JPS6217879 Y2 JP S6217879Y2 JP 1985203645 U JP1985203645 U JP 1985203645U JP 20364585 U JP20364585 U JP 20364585U JP S6217879 Y2 JPS6217879 Y2 JP S6217879Y2
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- JP
- Japan
- Prior art keywords
- memory
- processing device
- register
- address
- data
- Prior art date
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- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は処理系間の通信手段を具備した多重化
処理装置に関するものである。
処理装置に関するものである。
従来、このような多重化処理装置における系間
の通信を行うためには、次のような２種類の方法
が用いられていた。
の通信を行うためには、次のような２種類の方法
が用いられていた。
第１図は従来の多重化処理装置の構成を示すブ
ロツク図である。第１図においてａは両系間に共
通メモリを具え、これを介して両系が通信を行う
方法を示している。同図において１は一方の系
（Ａ系）の中央処理装置（CPU）、２はＡ系のメ
モリ、３はＡ系のバス線である。また４は他方の
系（Ｂ系）の中央処理装置（CPU）、５はＢ系の
メモリ、６はＢ系のバス線である。７は共通メモ
リであつてそれぞれバス３，６を経てＡ系および
Ｂ系と接続されている。このような構成にするこ
とによつて、両系は共通メモリを自系のメモリと
してデータを読み書きすることができ、これによ
つて両系間の通信を行うことができる。この場合
共通メモリは両系からメモリとして見えるので、
系間通信のための手順は少く、また系間のデータ
転送速度が大きい長所がある。しかしながらこの
構成の場合、共通メモリ部のみは多重化されず一
重構成となるのでメモリの信頼度が問題になり、
また共通メモリはいずれかの系から電源を供給す
ることにすると、両系が同一の構成とならないた
め、装置構成、電源構成が複雑になる短所があ
る。
ロツク図である。第１図においてａは両系間に共
通メモリを具え、これを介して両系が通信を行う
方法を示している。同図において１は一方の系
（Ａ系）の中央処理装置（CPU）、２はＡ系のメ
モリ、３はＡ系のバス線である。また４は他方の
系（Ｂ系）の中央処理装置（CPU）、５はＢ系の
メモリ、６はＢ系のバス線である。７は共通メモ
リであつてそれぞれバス３，６を経てＡ系および
Ｂ系と接続されている。このような構成にするこ
とによつて、両系は共通メモリを自系のメモリと
してデータを読み書きすることができ、これによ
つて両系間の通信を行うことができる。この場合
共通メモリは両系からメモリとして見えるので、
系間通信のための手順は少く、また系間のデータ
転送速度が大きい長所がある。しかしながらこの
構成の場合、共通メモリ部のみは多重化されず一
重構成となるのでメモリの信頼度が問題になり、
また共通メモリはいずれかの系から電源を供給す
ることにすると、両系が同一の構成とならないた
め、装置構成、電源構成が複雑になる短所があ
る。
第１図においてｂは、両系にデイジタル入出力
回路DIOを具え、これを介して両系が通信を行う
方法を示している。同図において符号１，２，
３，４，５，６のあらわすところは第１図の場合
と異ならない。８，９はそれぞれＡ系およびＢ系
のDIOである。第１図ｂの構成においては、両系
は互に他系を入出力回路（Ｉ／Ｏ）とみて、プロ
グラムモードでアクセスすることができる。例え
ばＡ系からデータを送ろうとする場合は、そのデ
ータを一旦自系のDIO８へ書き込むと、このデー
タはＢ系のDIO９へ転送される。Ｂ系は割り込み
によつてデータが書き込まれたことを知つて、
DIO９のデータを読み出すことによつて、Ａ系か
らの通信を受け取ることができる。この場合はＡ
系，Ｂ系が同一の構成となるので、電源を含めて
各系独立の装置構成をとれる長所がある。しかし
ながら、この構成の場合、系間通信がプログラム
モードによつて行われるため手順を必要とし、系
間データ転送に時間がかゝるとともに、CPUの
占有時間が長い短所がある。
回路DIOを具え、これを介して両系が通信を行う
方法を示している。同図において符号１，２，
３，４，５，６のあらわすところは第１図の場合
と異ならない。８，９はそれぞれＡ系およびＢ系
のDIOである。第１図ｂの構成においては、両系
は互に他系を入出力回路（Ｉ／Ｏ）とみて、プロ
グラムモードでアクセスすることができる。例え
ばＡ系からデータを送ろうとする場合は、そのデ
ータを一旦自系のDIO８へ書き込むと、このデー
タはＢ系のDIO９へ転送される。Ｂ系は割り込み
によつてデータが書き込まれたことを知つて、
DIO９のデータを読み出すことによつて、Ａ系か
らの通信を受け取ることができる。この場合はＡ
系，Ｂ系が同一の構成となるので、電源を含めて
各系独立の装置構成をとれる長所がある。しかし
ながら、この構成の場合、系間通信がプログラム
モードによつて行われるため手順を必要とし、系
間データ転送に時間がかゝるとともに、CPUの
占有時間が長い短所がある。
このように従来の多重化処理装置は長所を有す
る反面、いずれも短所を持つものであつた。
る反面、いずれも短所を持つものであつた。
本考案の目的は、上述の従来技術における長所
を併せ持つとともに、それぞれの短所を除去した
多重化処理装置を提供することにある。
を併せ持つとともに、それぞれの短所を除去した
多重化処理装置を提供することにある。
この目的を達成するため、本考案の多重化処理
装置においては、 複数の処理装置１，４と、 該各処理装置１，４とバス３，６を介して結合
されたメモリ２，５と、 該バス３，６間に接続され、該処理装置４から
該処理装置１側のメモリ２をアクセスするための
メモリアクセス装置１１−１，１２−１と、 該バス３，６間に接続され、該処理装置１から
該処理装置４側のメモリ５をアクセスするための
メモリアクセス装置１１−２，１２−２とを具
え、 該メモリアクセス装置１１−１，１２−１は、
該処理装置１より該処理装置４側のメモリ５のア
ドレスを書き込むメモリ・アドレス・レジスタ２
１と、該処理装置４側のメモリ５に転送すべきデ
ータを書き込むアウトプツト・バツフア・レジス
タ２２と、該処理装置４側のメモリ５に対する読
出指令を発生するコマンド・レジスタ３３と、該
処理装置４側のメモリ５から読み出されたデータ
を記憶するインプツト・バツフア・レジスタ３４
とを具え 該メモリアクセス装置１１−２，１２−２は、
該処理装置４より該処理装置１側のメモリ２のア
ドレスを書き込むメモリ・アドレス・レジスタ２
１′と、該処理装置１側のメモリ２に転送すべき
データを書き込むアウトプツト・バツフア・レジ
スタ２２′と、該処理装置１側のメモリ２に対す
る読出指令を発生するコマンド・レジスタ３３′
と、該処理装置１側のメモリ２から読み出された
データを記憶するインプツト・バツフア・レジス
タ３４′とを具えたことを特徴としている。
装置においては、 複数の処理装置１，４と、 該各処理装置１，４とバス３，６を介して結合
されたメモリ２，５と、 該バス３，６間に接続され、該処理装置４から
該処理装置１側のメモリ２をアクセスするための
メモリアクセス装置１１−１，１２−１と、 該バス３，６間に接続され、該処理装置１から
該処理装置４側のメモリ５をアクセスするための
メモリアクセス装置１１−２，１２−２とを具
え、 該メモリアクセス装置１１−１，１２−１は、
該処理装置１より該処理装置４側のメモリ５のア
ドレスを書き込むメモリ・アドレス・レジスタ２
１と、該処理装置４側のメモリ５に転送すべきデ
ータを書き込むアウトプツト・バツフア・レジス
タ２２と、該処理装置４側のメモリ５に対する読
出指令を発生するコマンド・レジスタ３３と、該
処理装置４側のメモリ５から読み出されたデータ
を記憶するインプツト・バツフア・レジスタ３４
とを具え 該メモリアクセス装置１１−２，１２−２は、
該処理装置４より該処理装置１側のメモリ２のア
ドレスを書き込むメモリ・アドレス・レジスタ２
１′と、該処理装置１側のメモリ２に転送すべき
データを書き込むアウトプツト・バツフア・レジ
スタ２２′と、該処理装置１側のメモリ２に対す
る読出指令を発生するコマンド・レジスタ３３′
と、該処理装置１側のメモリ２から読み出された
データを記憶するインプツト・バツフア・レジス
タ３４′とを具えたことを特徴としている。
以下実施例について説明する。
第２図は本考案の多重化処理装置の一実施例の
構成を示すブロツク図である。同図において符号
１，２，３，４，５，６のあらわすところは第１
図および第２図の場合と異ならない。１１，１２
はメモリアクセス装置（BCC）である。BCC１
１は主BCC（BCCM）１１−１，副BCC
（BCCS）１１−２からなり、BCC１２は副BCC
（BCCS）１２−１，主BCC（BCCM）１２−２
から構成され、それぞれ自系のバス３，６に接続
されているとともに、外線１３，１４を通じてそ
れぞれBCCM１１−１とBCCS１２−１、および
BCCM１２−２とBCCS１１−２が接続されてい
る。
構成を示すブロツク図である。同図において符号
１，２，３，４，５，６のあらわすところは第１
図および第２図の場合と異ならない。１１，１２
はメモリアクセス装置（BCC）である。BCC１
１は主BCC（BCCM）１１−１，副BCC
（BCCS）１１−２からなり、BCC１２は副BCC
（BCCS）１２−１，主BCC（BCCM）１２−２
から構成され、それぞれ自系のバス３，６に接続
されているとともに、外線１３，１４を通じてそ
れぞれBCCM１１−１とBCCS１２−１、および
BCCM１２−２とBCCS１１−２が接続されてい
る。
今、例えばＡ系からＢ系に対して通信を行う場
合は、次のようにして動作が行われる。まずＡ系
のCPU１はＢ系のメモリ５のアドレスをBCCS１
２−１に書き込む。次にCPU１はBCCS１２−１
に転送すべきデータを書込む。アドレスとデータ
の書き込みが終るとBCCS１２−１はダイレク
ト・メモリ・アクセス（DMA）モードでメモリ
５の指定のアドレスにデータを書き込む。Ｂ系の
CPU４は自系のメモリ５にアクセスして転送さ
れたデータを受取ることができる。以上はＡ系か
らＢ系に対して通信行う場合であるが、Ｂ系から
Ａ系に対して通信を行う場合も全く同様の手順に
よつて行うことができる。
合は、次のようにして動作が行われる。まずＡ系
のCPU１はＢ系のメモリ５のアドレスをBCCS１
２−１に書き込む。次にCPU１はBCCS１２−１
に転送すべきデータを書込む。アドレスとデータ
の書き込みが終るとBCCS１２−１はダイレク
ト・メモリ・アクセス（DMA）モードでメモリ
５の指定のアドレスにデータを書き込む。Ｂ系の
CPU４は自系のメモリ５にアクセスして転送さ
れたデータを受取ることができる。以上はＡ系か
らＢ系に対して通信行う場合であるが、Ｂ系から
Ａ系に対して通信を行う場合も全く同様の手順に
よつて行うことができる。
第３図はメモリアクセス装置の一実施例を示す
ブロツク図である。同図においては、一例として
Ａ系に属するBCCM１１−１とＢ系に属する
BCCS１２−１のみが示されている。
ブロツク図である。同図においては、一例として
Ａ系に属するBCCM１１−１とＢ系に属する
BCCS１２−１のみが示されている。
まずＡ系からＢ系に対して通信を行う場合、Ａ
系のCPU１が指定したＢ系のメモリ５のアドレ
スは、BCCM１１−１からBCCS１２−１へ送ら
れて、メモリ・アドレス・レジスタ（MAR）２
１に書き込まれる。またＡ系からＢ系に転送すべ
きデータはBCCM１１−１からBCCS１２−１へ
送られてアウトプツト・バツフア・レジスタ
（OBR）２２に書き込まれる。MAR２１および
OBR２２への書き込みはBCCM１１−１内に設
けられたアドレスデコーダ３１の指示によつて時
分割で行われ、MAR２１およびOBR２２への書
き込みと同時に、アドレス・デコーダ３１の指示
によつてBCCS１２−１内のDMA制御回路２３
が起動する。ダイレクト・メモリ・アクセス
（DMA）制御回路２３の起動により以後はCPU１
の制御を離れて、DMA制御回路２３の制御のも
とに、DMAモードでMAR２１に書き込まれたア
ドレスに従つてOBR２２に書き込まれたデータ
がメモリ５に書き込まれる。BCCM１１−１内に
デバイス・ステータス・レジスタ（DSR）３２
が設けられていて、DMA転送中はOSR３２にビ
ジーの表示が行われ、CPU１に通知される。
系のCPU１が指定したＢ系のメモリ５のアドレ
スは、BCCM１１−１からBCCS１２−１へ送ら
れて、メモリ・アドレス・レジスタ（MAR）２
１に書き込まれる。またＡ系からＢ系に転送すべ
きデータはBCCM１１−１からBCCS１２−１へ
送られてアウトプツト・バツフア・レジスタ
（OBR）２２に書き込まれる。MAR２１および
OBR２２への書き込みはBCCM１１−１内に設
けられたアドレスデコーダ３１の指示によつて時
分割で行われ、MAR２１およびOBR２２への書
き込みと同時に、アドレス・デコーダ３１の指示
によつてBCCS１２−１内のDMA制御回路２３
が起動する。ダイレクト・メモリ・アクセス
（DMA）制御回路２３の起動により以後はCPU１
の制御を離れて、DMA制御回路２３の制御のも
とに、DMAモードでMAR２１に書き込まれたア
ドレスに従つてOBR２２に書き込まれたデータ
がメモリ５に書き込まれる。BCCM１１−１内に
デバイス・ステータス・レジスタ（DSR）３２
が設けられていて、DMA転送中はOSR３２にビ
ジーの表示が行われ、CPU１に通知される。
一方、Ａ系がＢ系から通信を受け取ろうとする
場合は、Ａ系のCPU１は読み取ろうとするＢ系
のメモリ５のアドレスをBCCM１１−１を経て
BCCS１２−１のMAR２１へ書き込む。これと
同時にBCCM１１−１内のコマンド・レジスタ
（CMR）３３から読取指令が出され、これによつ
てBCCS１２−１のDMA制御回路２３が起動
し、以後CPU１の制御を離れてDMA制御回路２
３の制御のもとにDMAモードでMAR２１に書き
込まれたアドレスに対応するデータがメモリ５か
ら読み出されて、インプツト・バツフア・レジス
タ（IBR）３４に書き込まれる。Ａ系のCPU１は
IBR３４にアクセスしてその内容を読み出すこと
によつて、Ｂ系からの通信を受け取ることができ
る。
場合は、Ａ系のCPU１は読み取ろうとするＢ系
のメモリ５のアドレスをBCCM１１−１を経て
BCCS１２−１のMAR２１へ書き込む。これと
同時にBCCM１１−１内のコマンド・レジスタ
（CMR）３３から読取指令が出され、これによつ
てBCCS１２−１のDMA制御回路２３が起動
し、以後CPU１の制御を離れてDMA制御回路２
３の制御のもとにDMAモードでMAR２１に書き
込まれたアドレスに対応するデータがメモリ５か
ら読み出されて、インプツト・バツフア・レジス
タ（IBR）３４に書き込まれる。Ａ系のCPU１は
IBR３４にアクセスしてその内容を読み出すこと
によつて、Ｂ系からの通信を受け取ることができ
る。
以上はＡ系の主導のもとにＢ系に対して通信を
送り、または通信を受け取る場合について説明し
たが、同様にＢ系の主導のもとにＡ系に対して通
信を送りまたは通信を受け取る場合も、BCCM１
２−２，BCCS１１−２によつて全く同様にして
通信を行うことができる。
送り、または通信を受け取る場合について説明し
たが、同様にＢ系の主導のもとにＡ系に対して通
信を送りまたは通信を受け取る場合も、BCCM１
２−２，BCCS１１−２によつて全く同様にして
通信を行うことができる。
すなわち図示省略されているが、BCCM１２−
２はBCCM１１−１のアドレス・デコーダ３１，
デバイス・ステータス・レジスタ（DSR）３
２，コマンド・レジスタ（CMR）３３，インプ
ツト・バツフア・レジスタ（IBR）３４に対応し
て、アドレス・デコーダ３１′，デバイス・ステ
ータス・レジスタ（DSR）３２′，コマンド・レ
ジスタ（CMR）３３′，インプツト・バツフア・
レジスタ（IBR）３４′を具え、BCCS１１−２は
BCCS１２−１のメモリ・アドレス・レジスタ
（MAR）２１，アウトプツト・バツフア・レジス
タ（OBR）２２，DMA制御回路２３に対応し
て、メモリ・アドレス・レジスタ（MAR）２
１′，アウトプツト・バツフア・レジスタ
（OBR）２２′，DMA制御回路２３′を具えてお
り、これら各部の機能，動作は対応する各部と同
様である。
２はBCCM１１−１のアドレス・デコーダ３１，
デバイス・ステータス・レジスタ（DSR）３
２，コマンド・レジスタ（CMR）３３，インプ
ツト・バツフア・レジスタ（IBR）３４に対応し
て、アドレス・デコーダ３１′，デバイス・ステ
ータス・レジスタ（DSR）３２′，コマンド・レ
ジスタ（CMR）３３′，インプツト・バツフア・
レジスタ（IBR）３４′を具え、BCCS１１−２は
BCCS１２−１のメモリ・アドレス・レジスタ
（MAR）２１，アウトプツト・バツフア・レジス
タ（OBR）２２，DMA制御回路２３に対応し
て、メモリ・アドレス・レジスタ（MAR）２
１′，アウトプツト・バツフア・レジスタ
（OBR）２２′，DMA制御回路２３′を具えてお
り、これら各部の機能，動作は対応する各部と同
様である。
このように本考案の多重化処理装置において
は、相手方システムにデータを送る場合は相手方
のメモリアドレスを相手方のMARにセツトし、
データを相手方OBRに読込むことによつて、以
後DMA動作によつて相手方メモリにデータの転
送を行うことができ、相手方システムからデータ
を受け取る場合は、相手方のメモリアドレスを相
手方のMARにセツトし読み出し指令を送ること
によつて、以後DMA動作によつてデータを自系
のIBRに受け取ることができる。このように系間
のデータ転送に手順を必要としない利点がある。
また両系が同一の構成となるので各系独立の装置
構成をとることができ、さらに通信用のメモリも
両系でそれぞれに持つて二重化することも可能で
ある。
は、相手方システムにデータを送る場合は相手方
のメモリアドレスを相手方のMARにセツトし、
データを相手方OBRに読込むことによつて、以
後DMA動作によつて相手方メモリにデータの転
送を行うことができ、相手方システムからデータ
を受け取る場合は、相手方のメモリアドレスを相
手方のMARにセツトし読み出し指令を送ること
によつて、以後DMA動作によつてデータを自系
のIBRに受け取ることができる。このように系間
のデータ転送に手順を必要としない利点がある。
また両系が同一の構成となるので各系独立の装置
構成をとることができ、さらに通信用のメモリも
両系でそれぞれに持つて二重化することも可能で
ある。
本考案の方式はBCCによる結合をスター形式
に配置すれば、多重系に拡張することも可能であ
る。
に配置すれば、多重系に拡張することも可能であ
る。
第１図は従来の多重化処理装置の構成を示すブ
ロツク図、第２図は本考案の多重化処理装置の一
実施例の構成を示すブロツク図、第３図はメモリ
アクセス装置の一実施例の構成を示すブロツク図
である。 １……中央処理装置（CPU）、２……メモリ、
３……バス線、４……中央処理装置（CPU）、５
……メモリ、６……バス線、７……共通メモリ、
８，９……デイジタル入出力回路（DIO）、１１
……メモリアクセス装置（BCC）、１１−１……
主BCC（BCCM）、１１−２……副BCC
（BCCS）、１２……メモリアクセス装置
（BCC）、１２−１……副BCC（BCCS）、１２−
２……主BCC（BCCM）、１３，１４……外線、
２１……メモリ・アドレス・レジスタ（MAR）、
２２……アウナプツト・バツフア・レジスタ
（OBR）、２３……DMA制御回路、３１……アド
レス・デコーダ、３２……デバイス・ステータ
ス・レジスタ（DSR）、３３……コマンド・レジ
スタ（CMR）、３４……インプツト・バツフア・
レジスタ（IBR）。
ロツク図、第２図は本考案の多重化処理装置の一
実施例の構成を示すブロツク図、第３図はメモリ
アクセス装置の一実施例の構成を示すブロツク図
である。 １……中央処理装置（CPU）、２……メモリ、
３……バス線、４……中央処理装置（CPU）、５
……メモリ、６……バス線、７……共通メモリ、
８，９……デイジタル入出力回路（DIO）、１１
……メモリアクセス装置（BCC）、１１−１……
主BCC（BCCM）、１１−２……副BCC
（BCCS）、１２……メモリアクセス装置
（BCC）、１２−１……副BCC（BCCS）、１２−
２……主BCC（BCCM）、１３，１４……外線、
２１……メモリ・アドレス・レジスタ（MAR）、
２２……アウナプツト・バツフア・レジスタ
（OBR）、２３……DMA制御回路、３１……アド
レス・デコーダ、３２……デバイス・ステータ
ス・レジスタ（DSR）、３３……コマンド・レジ
スタ（CMR）、３４……インプツト・バツフア・
レジスタ（IBR）。
Claims (1)
- 【実用新案登録請求の範囲】 複数の処理装置１，４と、 該各処理装置１，４とバス３，６を介して結合
されたメモリ２，５と、 該バス３，６間に接続され、該処理装置４から
該処理装置１側のメモリ２をアクセスするための
メモリアクセス装置１１−１，１２−１と、 該バス３，６間に接続され、該処理装置１から
該処理装置４側のメモリ５をアクセスするための
メモリアクセス装置１１−２，１２−２とを具
え、 該メモリアクセス装置１１−１，１２−１は、
該処理装置１より該処理装置４側のメモリ５のア
ドレスを書き込むメモリ・アドレス・レジスタ２
１と、該処理装置４側のメモリ５に転送すべきデ
ータを書き込むアウトプツト・バツフア・レジス
タ２２と、該処理装置４側のメモリ５に対する読
出指令を発生するコマンド・レジスタ３３と、該
処理装置４側のメモリ５から読み出されたデータ
を記憶するインプツト・バツフア・レジスタ３４
とを具え、 該メモリアクセス装置１１−２，１２−２は、
該処理装置４より該処理装置１側のメモリ２のア
ドレスを書き込むメモリ・アドレス・レジスタ２
１′と、該処理装置１側のメモリ２に転送すべき
データを書き込むアウトプツト・バツフア・レジ
スタ２２′と、該処理装置１側のメモリ２に対す
る読出指令を発生するコマンド・レジスタ３３′
と、該処理装置１側のメモリ２から読み出された
データを記憶するインプツト・バツフア・レジス
タ３４′とを具えたことを特徴とする多重化処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985203645U JPS6217879Y2 (ja) | 1985-12-27 | 1985-12-27 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985203645U JPS6217879Y2 (ja) | 1985-12-27 | 1985-12-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61115249U JPS61115249U (ja) | 1986-07-21 |
| JPS6217879Y2 true JPS6217879Y2 (ja) | 1987-05-08 |
Family
ID=30766051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985203645U Expired JPS6217879Y2 (ja) | 1985-12-27 | 1985-12-27 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6217879Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5215242A (en) * | 1975-07-28 | 1977-02-04 | Nec Corp | Mutual communication system among processors |
-
1985
- 1985-12-27 JP JP1985203645U patent/JPS6217879Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61115249U (ja) | 1986-07-21 |
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