JPH01169932A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01169932A JPH01169932A JP62328556A JP32855687A JPH01169932A JP H01169932 A JPH01169932 A JP H01169932A JP 62328556 A JP62328556 A JP 62328556A JP 32855687 A JP32855687 A JP 32855687A JP H01169932 A JPH01169932 A JP H01169932A
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- JP
- Japan
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- film
- nitride film
- lpcvd
- substrate
- nitride
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- Pending
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＭＩＳＦＥＴのゲート絶縁膜もしくは、ＤＲＡ
Ｍの容量絶縁膜として窒化膜を用いる半導体装置の製造
方法に関するものである。
Ｍの容量絶縁膜として窒化膜を用いる半導体装置の製造
方法に関するものである。
従来の技術
従来、ゲート絶縁膜やＤＲＡＭ容量絶縁膜には、熱酸化
膜や、熱窒化膜、酸化膜とｃｖｎ窒化膜の積層膜が用い
られている。しかし、酸化膜は薄膜化した場合や低抵抗
材料のゲートを用いる場合、絶縁耐圧が劣化する。また
、熱窒化膜は実用的膜厚を得るのに高温長時間の熱処理
、もしくはプラズマ中での処理が必要であり、これらは
、未だ実用レベルに至っていない。更に、熱酸化膜とＣ
ｖＤ窒化膜の積層膜は誘電率の小さい熱酸化膜を用いる
ため、高容量化、高Ｇｍ化にとって不利である。
膜や、熱窒化膜、酸化膜とｃｖｎ窒化膜の積層膜が用い
られている。しかし、酸化膜は薄膜化した場合や低抵抗
材料のゲートを用いる場合、絶縁耐圧が劣化する。また
、熱窒化膜は実用的膜厚を得るのに高温長時間の熱処理
、もしくはプラズマ中での処理が必要であり、これらは
、未だ実用レベルに至っていない。更に、熱酸化膜とＣ
ｖＤ窒化膜の積層膜は誘電率の小さい熱酸化膜を用いる
ため、高容量化、高Ｇｍ化にとって不利である。
発明が解決しようとする問題点
以上のように、従来の絶縁膜は高Ｇｍ化、高容量化、高
耐圧化の点で充分とはいえない。また、Ｓｉ基板に直接
ＳｉＮをデボした場合、Ｓｉ−絶縁膜界面に多量の界面
準位が発生し、デバイスとしての使用に適さなかった。
耐圧化の点で充分とはいえない。また、Ｓｉ基板に直接
ＳｉＮをデボした場合、Ｓｉ−絶縁膜界面に多量の界面
準位が発生し、デバイスとしての使用に適さなかった。
そこで本発明は、ＭＯＳＦＥＴのゲート絶縁膜もしくは
ＤＲＡＭ用容量絶縁膜にＳｉ窒化膜を用いる場合の、従
来方法における問題点、即ち、熱窒化での膜厚限界、Ｌ
ＰＧＶＤ、ＳｉＮでの界面準位の問題を解決するもので
ある。
ＤＲＡＭ用容量絶縁膜にＳｉ窒化膜を用いる場合の、従
来方法における問題点、即ち、熱窒化での膜厚限界、Ｌ
ＰＧＶＤ、ＳｉＮでの界面準位の問題を解決するもので
ある。
問題点を解決するだめの手段
本発明は、Ｓｉ基板を、０．６〜Ｓｎｍ熱窒化し、その
上にＬＰＣＶＤでＳｉＮを、堆積して５ｎｍ〜５０ｎｍ
の膜厚にしたものをアンモニア雰囲気で熱処理するもの
である。
上にＬＰＣＶＤでＳｉＮを、堆積して５ｎｍ〜５０ｎｍ
の膜厚にしたものをアンモニア雰囲気で熱処理するもの
である。
作用
Ｓｉ基板を熱窒化して得られる窒化膜は、Ｓｉ−窒化膜
界面に界面準位が少ない。又、ＬＰＣＶＤ窒化膜は、膜
厚制御が容易である。ＬＰＣｖＩ）窒化膜は、Ｓｉ
Ｖｉｃｈであり、これは膜中のトラックを増やしている
。アンモニアガス中で熱処理すれば、Ｓｉ Ｖｉｃｈの
ＳｉＮに窒素が入り、トラップを減少させる。以上を組
みあわせて、界面特性に優れ、膜中トラップの少ない、
Ｓｉ−窒化膜構造が得られる。
界面に界面準位が少ない。又、ＬＰＣＶＤ窒化膜は、膜
厚制御が容易である。ＬＰＣｖＩ）窒化膜は、Ｓｉ
Ｖｉｃｈであり、これは膜中のトラックを増やしている
。アンモニアガス中で熱処理すれば、Ｓｉ Ｖｉｃｈの
ＳｉＮに窒素が入り、トラップを減少させる。以上を組
みあわせて、界面特性に優れ、膜中トラップの少ない、
Ｓｉ−窒化膜構造が得られる。
実施例
以下第１図の製造工程断面図を用いて、具体的に説明す
る。Ｓｉ基板１を熱窒化して０６６〜６ｎｍの熱窒化膜
２を成長させる（第１図ａ）。この熱窒化膜２とＳｉ基
板１との界面は界面準位の少ない良好なものがえられる
。
る。Ｓｉ基板１を熱窒化して０６６〜６ｎｍの熱窒化膜
２を成長させる（第１図ａ）。この熱窒化膜２とＳｉ基
板１との界面は界面準位の少ない良好なものがえられる
。
次に、熱窒化膜２の上に、ＬｐｃｖｎでＬｐｃｖｎ膜３
を堆積する（第１図ｂ）。
を堆積する（第１図ｂ）。
このｌ、ＰＣＶＤ窒化膜３は、Ｓｉ、Ｎ４のストイキオ
メトリ−からずれて、Ｓｉリッチになるのが一般的で、
これが絶縁膜中に電子トラ、ノブを作る。
メトリ−からずれて、Ｓｉリッチになるのが一般的で、
これが絶縁膜中に電子トラ、ノブを作る。
そこでこのＬＰＧＶＤ窒化膜３をアンモニア雰囲気４で
熱処理して改質すると、窒素が入って膜中トラップの少
ないＬＰＧＶＤ再窒化膜６が得られる。以上の処理で得
られる窒化膜を、ＭＯ８ＩＣＴのゲート絶縁膜、ＤＲＡ
Ｍの容量絶縁膜として用いる。
熱処理して改質すると、窒素が入って膜中トラップの少
ないＬＰＧＶＤ再窒化膜６が得られる。以上の処理で得
られる窒化膜を、ＭＯ８ＩＣＴのゲート絶縁膜、ＤＲＡ
Ｍの容量絶縁膜として用いる。
発明の効果
本発明によれば、きわめて簡易な処理により、充分な膜
厚を持つ、Ｓｉとの界面の界面準位の少ない、窒化膜が
得られ、半導体装置に用いられる絶縁膜の形成法として
、実用的にきわめて有用である。
厚を持つ、Ｓｉとの界面の界面準位の少ない、窒化膜が
得られ、半導体装置に用いられる絶縁膜の形成法として
、実用的にきわめて有用である。
第１図は、本発明の半導体装置の製造方法の工程断面図
である。 １・・・・・・Ｓｉ基板、２・・・・・・熱窒化膜、３
・・・・・・Ｌｐｃｖｎ窒化膜、４・・・・・・アンモ
ニア雰囲気、５・・・・・・Ｌｐｃｖｎ再窒化膜。
である。 １・・・・・・Ｓｉ基板、２・・・・・・熱窒化膜、３
・・・・・・Ｌｐｃｖｎ窒化膜、４・・・・・・アンモ
ニア雰囲気、５・・・・・・Ｌｐｃｖｎ再窒化膜。
Claims (1)
- Ｓｉ基板の表面を熱窒化し、その表面にＬＰＣＶＤで
、Ｓｉ窒化膜をデボする工程と、このＳｉ窒化膜をアン
モニア雰囲気中でアニールする工程を有することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62328556A JPH01169932A (ja) | 1987-12-24 | 1987-12-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62328556A JPH01169932A (ja) | 1987-12-24 | 1987-12-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01169932A true JPH01169932A (ja) | 1989-07-05 |
Family
ID=18211594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62328556A Pending JPH01169932A (ja) | 1987-12-24 | 1987-12-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01169932A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5478765A (en) * | 1994-05-04 | 1995-12-26 | Regents Of The University Of Texas System | Method of making an ultra thin dielectric for electronic devices |
| US7619274B2 (en) | 2004-06-23 | 2009-11-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method of manufacturing the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4830789A (ja) * | 1971-08-23 | 1973-04-23 | ||
| JPS55134937A (en) * | 1979-04-09 | 1980-10-21 | Hitachi Ltd | Preparation of semiconductor device |
-
1987
- 1987-12-24 JP JP62328556A patent/JPH01169932A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4830789A (ja) * | 1971-08-23 | 1973-04-23 | ||
| JPS55134937A (en) * | 1979-04-09 | 1980-10-21 | Hitachi Ltd | Preparation of semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5478765A (en) * | 1994-05-04 | 1995-12-26 | Regents Of The University Of Texas System | Method of making an ultra thin dielectric for electronic devices |
| US7619274B2 (en) | 2004-06-23 | 2009-11-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method of manufacturing the same |
| US7985650B2 (en) | 2004-06-23 | 2011-07-26 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method of manufacturing the same |
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