JPH01169960A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01169960A JPH01169960A JP62327776A JP32777687A JPH01169960A JP H01169960 A JPH01169960 A JP H01169960A JP 62327776 A JP62327776 A JP 62327776A JP 32777687 A JP32777687 A JP 32777687A JP H01169960 A JPH01169960 A JP H01169960A
- Authority
- JP
- Japan
- Prior art keywords
- region
- resistance region
- silicon layer
- high resistance
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の抵抗素子構造に関する。
ＬＳＩの集積度の向上につれて、多結晶シリコン抵抗技
術の重要性がますます高くなってきている。高抵抗負荷
型スタチックＲＡＭの場合、非常に高い抵抗値を持つ抵
抗素子が必要である。またチップ内で異なる抵抗値を持
つ抵抗素子も切望さある様に配線となるリンやボロンな
どの不純物を注入された低抵抗領域２０１．と、不純物
を含まない、もしくは微量の不純物を含む第１高抵抗領
域２０２および第２高抵抗、領域２０５が同じ膜厚の多
結晶シリコン層からなるものであった。
術の重要性がますます高くなってきている。高抵抗負荷
型スタチックＲＡＭの場合、非常に高い抵抗値を持つ抵
抗素子が必要である。またチップ内で異なる抵抗値を持
つ抵抗素子も切望さある様に配線となるリンやボロンな
どの不純物を注入された低抵抗領域２０１．と、不純物
を含まない、もしくは微量の不純物を含む第１高抵抗領
域２０２および第２高抵抗、領域２０５が同じ膜厚の多
結晶シリコン層からなるものであった。
より高い抵抗値を有する高抵抗領域を作るためには、多
結晶シリコン層の膜厚を薄くする方法がある。しかし前
述の従来の技術では、その場合低抵抗領域の膜厚も同時
に薄くなるので低抵抗領域の抵抗値も高くなってしまう
という不都合が生じてしまう。
結晶シリコン層の膜厚を薄くする方法がある。しかし前
述の従来の技術では、その場合低抵抗領域の膜厚も同時
に薄くなるので低抵抗領域の抵抗値も高くなってしまう
という不都合が生じてしまう。
また低抵抗領域の抵抗値を下げるためにはリンやボロン
などの不純物を注入すなわちイオン打ち込みする際、多
結晶シリコン層の膜厚が薄いと不純物が多結晶シリコン
層を突き抜けてしまう。その結果、抵抗値が下がらない
うえにその下の別の素子に影響を与える可能性がある。
などの不純物を注入すなわちイオン打ち込みする際、多
結晶シリコン層の膜厚が薄いと不純物が多結晶シリコン
層を突き抜けてしまう。その結果、抵抗値が下がらない
うえにその下の別の素子に影響を与える可能性がある。
また高抵抗領域のシート抵抗値がチップ内で同じなので
、高い抵抗値にするには抵抗素子長を長くしなければな
らない。
、高い抵抗値にするには抵抗素子長を長くしなければな
らない。
したがって、前述の従来の技術では、より高い抵抗値を
持つ高抵抗領域とより低い抵抗値を持つ低抵抗領域とを
有し、かつ異なるシート抵抗値する抵抗素子を、多結晶
シリコン層で作ることは困難であるという問題点を有す
る。そこで本発明はこのような問題点を解決するもので
、その目的とするところは、多結晶シリコン層で非常に
高い抵抗値を持つ高抵抗領域を有し、その高抵抗領域の
シート抵抗値は少なくとも二種類以上あり、その配線と
なる低抵抗領域の抵抗値は低いという抵抗素子を提供す
るところにある。
持つ高抵抗領域とより低い抵抗値を持つ低抵抗領域とを
有し、かつ異なるシート抵抗値する抵抗素子を、多結晶
シリコン層で作ることは困難であるという問題点を有す
る。そこで本発明はこのような問題点を解決するもので
、その目的とするところは、多結晶シリコン層で非常に
高い抵抗値を持つ高抵抗領域を有し、その高抵抗領域の
シート抵抗値は少なくとも二種類以上あり、その配線と
なる低抵抗領域の抵抗値は低いという抵抗素子を提供す
るところにある。
本発明の半導体装置は、（１）半導体基板上に絶縁膜を
介して形成され、低抵抗領域と高抵抗領域とを連続して
有する多結晶シリコン層において、前記多結晶シリコン
層の前記低抵抗領域の膜厚が前記多結晶シリコン層の前
記高抵抗領域の膜厚よりも厚く、かつ前記高抵抗領域の
多結晶シリコン層の膜厚は、少なくとも異なる２種類以
上の膜厚から構成されていて、かつ少なくとも前記多結
晶シリコン層の前記高抵抗領域上には絶縁膜が形成され
ていることを特徴とすることを特徴とする。
介して形成され、低抵抗領域と高抵抗領域とを連続して
有する多結晶シリコン層において、前記多結晶シリコン
層の前記低抵抗領域の膜厚が前記多結晶シリコン層の前
記高抵抗領域の膜厚よりも厚く、かつ前記高抵抗領域の
多結晶シリコン層の膜厚は、少なくとも異なる２種類以
上の膜厚から構成されていて、かつ少なくとも前記多結
晶シリコン層の前記高抵抗領域上には絶縁膜が形成され
ていることを特徴とすることを特徴とする。
第１図は本発明の一実施例における半導体装置の断面図
である。１０１は半導体基板、１０２は他の素子と分離
するための絶縁膜、１０３は高い抵抗値を持つ第１高抵
抗領域、１０４は配線となる低抵抗領域、１０５は前記
第１高抵抗領域１０３上の第１シリコン酸化膜、１０６
は前記第１高抵抗領域１０３と異なる膜厚であり高い抵
抗値を持つ第２高抵抗領域、１０７は前記第２高抵抗領
域１０６上の第２シリコン酸化膜である。
である。１０１は半導体基板、１０２は他の素子と分離
するための絶縁膜、１０３は高い抵抗値を持つ第１高抵
抗領域、１０４は配線となる低抵抗領域、１０５は前記
第１高抵抗領域１０３上の第１シリコン酸化膜、１０６
は前記第１高抵抗領域１０３と異なる膜厚であり高い抵
抗値を持つ第２高抵抗領域、１０７は前記第２高抵抗領
域１０６上の第２シリコン酸化膜である。
以下、詳細は、工程をおいながら説明していく〔第３図
〕。まず第３図（ａ）の如く、半導体基板３０１上に他
の素子と分離するために絶縁膜３０２を３０００（オン
グストローム）を形成する。その上に多結晶シリコン層
３０３を形成する。通常モノシランガスを６２０℃で熱
分解させ前記多結晶シリコン層３０３を堆積する。この
前記多結晶シリコン層３０３の膜厚は、低抵抗領域（以
下配線領域３ｏ４）の膜厚にし、かつ前記配線領域３０
４を形成するための不純物イオン打ち込みをしたときに
、不純物が前゛記多結晶シリコン層３０３を突き抜けな
い膜厚すなわち２５００ （オングストローム）以上に
する。そして熱酸化炉において前記多結晶シリコン層３
０３をうえにチッ化膜３０６を化学気相成長法により２
０００ （オングストローム）を形成した後、第１高抵
抗領域にする所以外にレジストを形成し前記チッ化膜３
０６を熱リン酸で除去する。
〕。まず第３図（ａ）の如く、半導体基板３０１上に他
の素子と分離するために絶縁膜３０２を３０００（オン
グストローム）を形成する。その上に多結晶シリコン層
３０３を形成する。通常モノシランガスを６２０℃で熱
分解させ前記多結晶シリコン層３０３を堆積する。この
前記多結晶シリコン層３０３の膜厚は、低抵抗領域（以
下配線領域３ｏ４）の膜厚にし、かつ前記配線領域３０
４を形成するための不純物イオン打ち込みをしたときに
、不純物が前゛記多結晶シリコン層３０３を突き抜けな
い膜厚すなわち２５００ （オングストローム）以上に
する。そして熱酸化炉において前記多結晶シリコン層３
０３をうえにチッ化膜３０６を化学気相成長法により２
０００ （オングストローム）を形成した後、第１高抵
抗領域にする所以外にレジストを形成し前記チッ化膜３
０６を熱リン酸で除去する。
つぎに第３図ら〕の如く、熱酸化炉において前記多結晶
シリコン層３０３を酸素雰囲気中で熱酸化し第２シリコ
ン酸化膜３０７を形成する。このとき第１高抵抗領域３
０９になる前記多結晶シリコン層３０３を残すように熱
酸化する。また前記第２シリコン酸化膜３０７の膜厚は
、前記配線領域３０４を形成するための不純物イオン打
ち込みをしたときに、不純物が突き抜けない膜厚、すな
わち１５００ （オングストローム）以上にする。
シリコン層３０３を酸素雰囲気中で熱酸化し第２シリコ
ン酸化膜３０７を形成する。このとき第１高抵抗領域３
０９になる前記多結晶シリコン層３０３を残すように熱
酸化する。また前記第２シリコン酸化膜３０７の膜厚は
、前記配線領域３０４を形成するための不純物イオン打
ち込みをしたときに、不純物が突き抜けない膜厚、すな
わち１５００ （オングストローム）以上にする。
つぎに第３図（Ｃ）の如く、前記チッ化膜３０６を熱リ
ン酸で除去し、再びチッ化膜を形成し前記と同様に第２
高抵抗領域を作る。この第２高抵抗領域３１０の膜厚は
前記第１高抵抗領域３０９と異なる様にする。本実施例
では前記第１高抵抗領域３０９よりも前記第２高抵抗領
域３１０の方が厚い膜厚になっている。再び前記チッ化
膜を熱リン酸で除去し、前記配線領域３０４を形成する
ために、リンまたはボロンなどの不純物イオン打ち込み
をする。抵抗値が十分下がるように６ Ｘｌ０１５ｃ＋
＋ｒ”以上打ち込む。その後、不純物を活性化するため
に、窒素雰囲気中で９００℃４０分の熱処理をする。そ
して前記配線領域３０４及び前記第１高抵抗領域３０９
、前記第２高抵抗領域３１０の必要な部分を残す様にフ
ォト・エツチングして、第３図（ｄ）の如く、本発明の
抵抗素子が完成する。
ン酸で除去し、再びチッ化膜を形成し前記と同様に第２
高抵抗領域を作る。この第２高抵抗領域３１０の膜厚は
前記第１高抵抗領域３０９と異なる様にする。本実施例
では前記第１高抵抗領域３０９よりも前記第２高抵抗領
域３１０の方が厚い膜厚になっている。再び前記チッ化
膜を熱リン酸で除去し、前記配線領域３０４を形成する
ために、リンまたはボロンなどの不純物イオン打ち込み
をする。抵抗値が十分下がるように６ Ｘｌ０１５ｃ＋
＋ｒ”以上打ち込む。その後、不純物を活性化するため
に、窒素雰囲気中で９００℃４０分の熱処理をする。そ
して前記配線領域３０４及び前記第１高抵抗領域３０９
、前記第２高抵抗領域３１０の必要な部分を残す様にフ
ォト・エツチングして、第３図（ｄ）の如く、本発明の
抵抗素子が完成する。
上述の工程を経て、出来上がった本発明の一実施例の抵
抗素子は、前記第１高抵抗領域３０９と前記第２高抵抗
領域３１０上にそれぞれ前記第２シリコン酸化膜′３０
７と第３シリコン酸化膜３１１を形成することにより、
それを前記配線領域３０４を形成するための不純物イオ
ン打ち込みのマスクとして使用することが、可能である
という長所がある。
抗素子は、前記第１高抵抗領域３０９と前記第２高抵抗
領域３１０上にそれぞれ前記第２シリコン酸化膜′３０
７と第３シリコン酸化膜３１１を形成することにより、
それを前記配線領域３０４を形成するための不純物イオ
ン打ち込みのマスクとして使用することが、可能である
という長所がある。
また、微細化のため、高抵抗領域の長さを短くして使用
すると高抵抗領域に、かかる電界により空乏層が延びて
パンチスルーと言われる、あたかも高抵抗領域の抵抗値
が、減少したかのように電流が配線領域間に流れる現象
が生ずる。しかし、以上述べた実施例においては、前記
第１高抵抗領域３０９上の第２シリコン酸化膜３０７０
両端には、バーズビークと呼ばれる前記配線領域３０４
への張り出しが生ずる。前記第１高抵抗領域３０９と前
記配線領域３０４との境には、このバーズビークを介し
て不純物がイオン打ち込みされるため不純物濃度が、薄
くなっている。したがって、高抵抗領域にかかる電界強
度が減少し、空乏層が延びにくくなっている。すなわち
パンチスルーが生じにくくなり、より高抵抗領域の長さ
を短くすることができ、それだけ微細化が可能である。
すると高抵抗領域に、かかる電界により空乏層が延びて
パンチスルーと言われる、あたかも高抵抗領域の抵抗値
が、減少したかのように電流が配線領域間に流れる現象
が生ずる。しかし、以上述べた実施例においては、前記
第１高抵抗領域３０９上の第２シリコン酸化膜３０７０
両端には、バーズビークと呼ばれる前記配線領域３０４
への張り出しが生ずる。前記第１高抵抗領域３０９と前
記配線領域３０４との境には、このバーズビークを介し
て不純物がイオン打ち込みされるため不純物濃度が、薄
くなっている。したがって、高抵抗領域にかかる電界強
度が減少し、空乏層が延びにくくなっている。すなわち
パンチスルーが生じにくくなり、より高抵抗領域の長さ
を短くすることができ、それだけ微細化が可能である。
前記第２高抵抗領域３１０と前記配線領域３０４の境も
同様である。
同様である。
なお、本発明は上述の実施例に限定されず、その骨子を
脱しない範囲で種々変更が可能であることはいうまでも
ない。
脱しない範囲で種々変更が可能であることはいうまでも
ない。
以上述べたように発明によれば、低抵抗領域の多結晶シ
リコン層の膜厚が高抵抗領域の多結晶シリコン層よりも
厚く、かつ少なくとも高抵抗領域上には絶縁膜が形成さ
れていて、高抵抗領域の膜厚が少なくとも二種類以上あ
ることにより下記に列挙する効果が得られる。
リコン層の膜厚が高抵抗領域の多結晶シリコン層よりも
厚く、かつ少なくとも高抵抗領域上には絶縁膜が形成さ
れていて、高抵抗領域の膜厚が少なくとも二種類以上あ
ることにより下記に列挙する効果が得られる。
（１）低抵抗領域と高抵抗領域とが同じ膜厚であった時
には、不可能であった高い抵抗値を有する高抵抗領域を
持ち、かつ低い抵抗値を有する低抵抗領域を持つ抵抗素
子を作ることが可能である。
には、不可能であった高い抵抗値を有する高抵抗領域を
持ち、かつ低い抵抗値を有する低抵抗領域を持つ抵抗素
子を作ることが可能である。
（２）抵抗素子の下の素子に影響を与えない信頼性の高
い抵抗素子を作ることが可能である。
い抵抗素子を作ることが可能である。
（３）高抵抗領域の膜厚が異なっている、すなわちシー
ト抵抗値が違うので回路設計のマージンが拡がる。
ト抵抗値が違うので回路設計のマージンが拡がる。
第１図は本発明の半導体装置の一実施例を示す主要断面
図。 第２図は従来の半導体装置を示す主要断面図。 第３図は（ａ）〜い）は本発明の半導体装置の製造工程
毎の主要断面図。 １０１・・・半導体基板 １０２・・・絶縁膜 １０３・・・第１高抵抗領域 １０４・・・低抵抗領域 １０５・・・第１シリコン酸化膜 １０６・・・第２高抵抗領域 １０７・・・第２シリコン酸化膜 ２０１・・・低抵抗領域 ２０２・・・第１高抵抗領域 ２０３・・・半導体基板 ２０４・・・絶縁膜 ２０５・・・第２高抵抗領域 ３０１・・・半導体基板 ３０２・・・絶縁膜 ３０３・・・多結晶シリコン層 ３０４・・・配線領域 ３０５・・・第１シリコン酸化膜 ３０６・・・チッ化膜 ３０７・・・第２シリコン酸化膜 ３０８・・・不純物イオンビーム ３０９・・・第１高抵抗領域 ３１０・・・第２高抵抗領域 ３１１・・・第３シリコン酸化膜 篤 ３ 口
図。 第２図は従来の半導体装置を示す主要断面図。 第３図は（ａ）〜い）は本発明の半導体装置の製造工程
毎の主要断面図。 １０１・・・半導体基板 １０２・・・絶縁膜 １０３・・・第１高抵抗領域 １０４・・・低抵抗領域 １０５・・・第１シリコン酸化膜 １０６・・・第２高抵抗領域 １０７・・・第２シリコン酸化膜 ２０１・・・低抵抗領域 ２０２・・・第１高抵抗領域 ２０３・・・半導体基板 ２０４・・・絶縁膜 ２０５・・・第２高抵抗領域 ３０１・・・半導体基板 ３０２・・・絶縁膜 ３０３・・・多結晶シリコン層 ３０４・・・配線領域 ３０５・・・第１シリコン酸化膜 ３０６・・・チッ化膜 ３０７・・・第２シリコン酸化膜 ３０８・・・不純物イオンビーム ３０９・・・第１高抵抗領域 ３１０・・・第２高抵抗領域 ３１１・・・第３シリコン酸化膜 篤 ３ 口
Claims (1)
- 半導体基板上に絶縁膜を介して形成され、低抵抗領域
と高抵抗領域とを連続して有する多結晶シリコン層にお
いて、前記多結晶シリコン層の前記低抵抗領域の膜厚が
前記多結晶シリコン層の前記高抵抗領域の膜厚よりも厚
く、かつ前記高抵抗領域の多結晶シリコン層の膜厚は、
少なくとも異なる２種類以上の膜厚から構成されていて
、かつ少なくとも前記多結晶、シリコン層の前記高抵抗
領域上には絶縁膜が形成されていることを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62327776A JPH01169960A (ja) | 1987-12-24 | 1987-12-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62327776A JPH01169960A (ja) | 1987-12-24 | 1987-12-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01169960A true JPH01169960A (ja) | 1989-07-05 |
Family
ID=18202853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62327776A Pending JPH01169960A (ja) | 1987-12-24 | 1987-12-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01169960A (ja) |
-
1987
- 1987-12-24 JP JP62327776A patent/JPH01169960A/ja active Pending
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