JPH01170032A - 多層配線を有する集積半導体回路 - Google Patents

多層配線を有する集積半導体回路

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Publication number
JPH01170032A
JPH01170032A JP62300295A JP30029587A JPH01170032A JP H01170032 A JPH01170032 A JP H01170032A JP 62300295 A JP62300295 A JP 62300295A JP 30029587 A JP30029587 A JP 30029587A JP H01170032 A JPH01170032 A JP H01170032A
Authority
JP
Japan
Prior art keywords
level
integrated semiconductor
semiconductor circuit
circuit
conductor
Prior art date
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Pending
Application number
JP62300295A
Other languages
English (en)
Inventor
Cord H Kohsiek
コルト・ハインリッヒ・コジーク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
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Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
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Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/423—Shielding layers

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体内に形成された回路素子が少なくとも
２つのレベルで延在する接続導体により互に接続され、
所定レベルの接続導体は次のレベルの接続導体から絶縁
層によって分離された、多層配線を有する集積半導体回
路に関するものである。
この種の集積回路では、半導体内に形成された回路素子
とこれ等回路素子の上方を延在する接続導体との間に望
ましくない（容量性）結合が生じるという問題が起きる
。このような望ましくない結合を避けるために、本発明
は、冒頭に記載した種類の集積回路において次のように
したことを特徴とするものである、すなわち、少なくと
も１つの接続導体が、前記の回路素子と接続導体の上方
の第２レベルとの間で下方の第１レベル内にあり、下に
ある少なくとも１つの回路素子と前記の第２レベルの少
なくとも１つの接続導体との間に少なくとも部分的にじ
ゃ蔽を形成するような位置と形を有しそしてそのような
電位に接続されたことを特徴とするものである。
多層配線を有する集積半導体回路において、絶縁層によ
り分離された２つの配線レベルの間に、大地電位に接続
され且つ全表面を覆う金属層を配設しかくして前記の２
つの配線レベルの導体間のクロストークを避けるように
することは特開昭６０−１８７０３８号公報より知られ
ている。けれどもこの従来技術では、前記の金属層は別
個の金属面を形成し、接続導体とは無関係である。
本発明を容易に実施することができるように以下に添付
の図面を参照して実施例で本発明を更に詳しく説明する
。
第１図は、３つの抵抗２ａ、　２ｂおよび２ｃが３つの
アイランドｌａ、　ｌｂおよびｌｃに形成された集積半
導体回路の一部分の平面図を示す、前記の抵抗は、ｎ形
半導体内に埋込まれたｐ影領域で形成されている。これ
等の抵抗の上方には導体トラック４　ａ　＋４ｂおよび
４ｃが上方配線レベルにおいて延在し、これ等の導体ト
ラックは、抵抗２ａと２０に接続された導体トラック４
ａのようにそれが抵抗２ａから２０と直接に接続されて
いない限り、その抵抗からできる限り減結合されねばな
らない。
この目的で、導体トラック３が、例えば導体トラック１
０ａ−１０ｃのようなそこに必要とされる残りの導体ト
ラックのほかに下方レベルにおいて延在する。更に詳し
く言えば、この導体トラック３はその部分３ａと３ｂに
よって上方配線レベルの導体トラック４ａから４ｃと抵
抗２ａから２ｃの間を延在する。
例えば上方の導体トラック４ｃと、９において抵抗２ｂ
と接続された半導体の上層５ｃとの間に望ましくない結
合が生じることがある。前記の導体３は適当な点でアー
スされ、かくして確実なしゃ蔽を与える。
第２図は上方配線レベルの導体トラック４ｂおよび４ｃ
と抵抗２ｃとの交差部における断面図を示す。
この抵抗２ｃは（ここで取上げている領域では）その上
をしゃ画用の導体トラック３の部分３ｂが絶縁層上を延
在するｎ形半導体１ｃおよび５０間のｐ形埋込領域２ｃ
として形成されている。
この場合、この導体トラックの上では、窒化物層７の上
を上方配線レベルの２つの導体トラック４ｂと４０が延
在し、これ等の導体トラックの上側は再び窒化物層８で
被覆される。ここで取上げている領域では、しゃ蔽とし
て働く下方配線レベルの導体トラックは面３ｂに拡げら
れ、この面３ｂは、幾つかの導体トラック、ここでは４
ｂと４Ｃ％の隣接した部分の下方を延在する。
下方配線レベルで延在し、任意の形状を有し、しゃ蔽と
して働くこのような導体トラック３を用いることによっ
て、しゃ蔽としてだけ働く特別な金属化面を挿入するこ
となしに上方配線レベルの導体トラックと回路素子間の
十分な減結合が得られる。
【図面の簡単な説明】
第１図は２つの配線レベルを有する集積半導体回路の一
部の平面図、 第２図は第１図の■−■における断面図である。 ｆａｔ　ｔｂ、　ｌｃ・・・アイランド２ａ、　２ｂ、
　２ｃ・・・抵抗 ３ａ、３ｂ、３ｃ、４ａ、４ｂ、４ｃ、１０ａ、１０ｂ
、ｌｏｃ・・・導体トラック ５ｃ・・・半導体上層 ６・・・絶縁層 ７．８・・・窒化物層 特許出願人　　　エヌ・ベー・フィリッフス・フルーイ
ランペンファブリケン

Claims (1)

  1. 【特許請求の範囲】 １、半導体内に形成された回路素子が少なくとも２つの
    レベルで延在する接続導体により互に接続され、所定レ
    ベルの接続導体は次のレベルの接続導体から絶縁層によ
    って分離された、多層配線を有する集積半導体回路にお
    いて、少なくとも１つの接続導体が、前記の回路素子と
    接続導体の上方の第２レベルとの間で下方の第１レベル
    内にあり、下にある少なくとも１つの回路素子と前記の
    第２レベルの少なくとも１つの接続導体との間に少なく
    とも部分的にしゃ蔽を形成するような位置と形を有しそ
    してそのような電位に接続されたことを特徴とする多層
    配線を有する集積半導体回路。 ２、しゃ蔽体を形成する接続導体は、第２レベルの少な
    くとも２つの接続導体の並んだ部分の下方を延在する位
    置を有する特許請求の範囲第１項記載の多層配線を有す
    る集積半導体回路。
JP62300295A 1986-12-03 1987-11-30 多層配線を有する集積半導体回路 Pending JPH01170032A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE3641299.6 1986-12-03
DE19863641299 DE3641299A1 (de) 1986-12-03 1986-12-03 Integrierte halbleiter-schaltung mit mehrlagenverdrahtung

Publications (1)

Publication Number Publication Date
JPH01170032A true JPH01170032A (ja) 1989-07-05

Family

ID=6315368

Family Applications (1)

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JP62300295A Pending JPH01170032A (ja) 1986-12-03 1987-11-30 多層配線を有する集積半導体回路

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US (1) US4903116A (ja)
EP (1) EP0270184A3 (ja)
JP (1) JPH01170032A (ja)
KR (1) KR890007404A (ja)
DE (1) DE3641299A1 (ja)

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US4903116A (en) 1990-02-20
DE3641299A1 (de) 1988-06-16
EP0270184A3 (de) 1989-01-04
EP0270184A2 (de) 1988-06-08

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