JPH01170114A - 電界効果トランジスタ駆動回路 - Google Patents
電界効果トランジスタ駆動回路Info
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- JPH01170114A JPH01170114A JP62333854A JP33385487A JPH01170114A JP H01170114 A JPH01170114 A JP H01170114A JP 62333854 A JP62333854 A JP 62333854A JP 33385487 A JP33385487 A JP 33385487A JP H01170114 A JPH01170114 A JP H01170114A
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- JP
- Japan
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- effect transistor
- gate
- turned
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/689—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit
- H03K17/691—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit using transformer coupling
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- Engineering & Computer Science (AREA)
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＤＣ／ＤＣコンバータ等にスイッチング素子として使用
される電界効果トランジスタ（以下ＦＨＴと称する）の
駆動回路に関し、 高速スイッチングが可能な変換周波数の高いＤＣ／ＤＣ
コンバータ等の実現が容易となる小型、低コストのＰＵ
Ｔ駆動回路を提供することを目的とし、入力パルス信号
によりオン／オフの動作を行うスイッチ素子と、１次捲
線の一端、及びスイッチ素子を介して他端が直流電源に
接続され、１次捲線に生ずる電圧を巻数比に応じて２次
捲線に出力するトランスと、ソース及びゲートがトラン
スの２次捲線の一端及びダイオードを介して他端に接続
され、入力電圧に対応してオン／オフの動作を行う第１
のＰＥＴとを有するＦＨＴの駆動回路において、トラン
スの２次捲線に直列に接続され、１次捲線に生じる電圧
を巻数比に応じて出力する３次捲線と、トランスの３次
捲線の両端がゲート及びソースに接続され、ドレイン及
びソースが第１のＦＥＴのゲート及びソースに接続され
、ゲートに印加する電圧に対応してオン／オフの動作を
行う第２のＦＢＴとを付加して構成する。
される電界効果トランジスタ（以下ＦＨＴと称する）の
駆動回路に関し、 高速スイッチングが可能な変換周波数の高いＤＣ／ＤＣ
コンバータ等の実現が容易となる小型、低コストのＰＵ
Ｔ駆動回路を提供することを目的とし、入力パルス信号
によりオン／オフの動作を行うスイッチ素子と、１次捲
線の一端、及びスイッチ素子を介して他端が直流電源に
接続され、１次捲線に生ずる電圧を巻数比に応じて２次
捲線に出力するトランスと、ソース及びゲートがトラン
スの２次捲線の一端及びダイオードを介して他端に接続
され、入力電圧に対応してオン／オフの動作を行う第１
のＰＥＴとを有するＦＨＴの駆動回路において、トラン
スの２次捲線に直列に接続され、１次捲線に生じる電圧
を巻数比に応じて出力する３次捲線と、トランスの３次
捲線の両端がゲート及びソースに接続され、ドレイン及
びソースが第１のＦＥＴのゲート及びソースに接続され
、ゲートに印加する電圧に対応してオン／オフの動作を
行う第２のＦＢＴとを付加して構成する。
本発明は、ＤＣ／ＤＣＣ／式−タ等にスイッチング素子
として使用されるＦＥＴの駆動回路の改良に関するもの
である。
として使用されるＦＥＴの駆動回路の改良に関するもの
である。
この際、高速スイッチングが可能な変換周波数の高いＤ
Ｃ／ＤＣＣ／式−タ等の実現が容易となる小型、低コス
トのＦＥＴ駆動回路が要望されている。
Ｃ／ＤＣＣ／式−タ等の実現が容易となる小型、低コス
トのＦＥＴ駆動回路が要望されている。
第４図は一例のＤＣ／ＤＣＣ／式−タの回路図である。
第５図は従来例のＦＥＴ駆動回路図である。
第６図は従来例の回路の各点の波形を示す図である。
第５図において、スイッチング・トランジスタ（以下Ｓ
ｗ Ｔｒと称する）３のベースに、′ｌ”と“０″から
なるパルス信号を入力する。入力信号が′１”の時、Ｓ
ｗ Ｔｒ ３はオンとなりトランス２の１次捲線Ｎｐに
電流が流れ、２次捲線Ｎｓ２にも電流が流れ巻数比（Ｎ
ｓ２／Ｎｐ）に応じた電圧が発生し、ダイオードＤ１を
介してＦｔ！Ｔ ４のゲートに電圧Ｖｇが加えられる。
ｗ Ｔｒと称する）３のベースに、′ｌ”と“０″から
なるパルス信号を入力する。入力信号が′１”の時、Ｓ
ｗ Ｔｒ ３はオンとなりトランス２の１次捲線Ｎｐに
電流が流れ、２次捲線Ｎｓ２にも電流が流れ巻数比（Ｎ
ｓ２／Ｎｐ）に応じた電圧が発生し、ダイオードＤ１を
介してＦｔ！Ｔ ４のゲートに電圧Ｖｇが加えられる。
この結果、ＦＢＴ ４はオンとなり電流が流れる。
次に入力信号が１０”の時、５ＷＴｒ３はオフとな一リ
ドランス２の１次捲線Ｎ、には電流は流れず、２次捲線
Ｎｓ２にも電流は流れない。この結果、ＦＩｌ’Ｔ４は
オフとなる。
ドランス２の１次捲線Ｎ、には電流は流れず、２次捲線
Ｎｓ２にも電流は流れない。この結果、ＦＩｌ’Ｔ４は
オフとなる。
第４図は前述のＦＥＴ駆動回路を使用したＤＣ／ＤＣＣ
／式−タの回路を示すが、同図の制御回路７゜において
出力電圧を予め希望する出力電圧値に設定した基準値と
比較し、誤差電圧を求める。この誤差電圧を制御回路７
°内に設けた公知のパルス幅変調回路（図示しない）に
加え、繰り返し周波数は一定で入力の誤差電圧に比例し
たパルス幅のパルスを出力する。
／式−タの回路を示すが、同図の制御回路７゜において
出力電圧を予め希望する出力電圧値に設定した基準値と
比較し、誤差電圧を求める。この誤差電圧を制御回路７
°内に設けた公知のパルス幅変調回路（図示しない）に
加え、繰り返し周波数は一定で入力の誤差電圧に比例し
たパルス幅のパルスを出力する。
このパルス幅が可変のパルスをＳｅｉ Ｔｒ ３’ ０
）ベースに加える。これが第５図に示すＳｗＴｒ３に対
応する。そして、ＦＥ７４’ のドレインに接続したト
ランス５゛の２次捲線に接続した整流平滑化回路６゛に
よりパルス電流が整流、平滑化され、希望する直流出力
電圧が得られる。
）ベースに加える。これが第５図に示すＳｗＴｒ３に対
応する。そして、ＦＥ７４’ のドレインに接続したト
ランス５゛の２次捲線に接続した整流平滑化回路６゛に
よりパルス電流が整流、平滑化され、希望する直流出力
電圧が得られる。
しかしながら上述のＦＥＴ駆動回路においては、第６図
に示すようにＰＥＴ ４のゲート・ソース間電圧Ｖｇの
立ち下がりの部分に波形のなまりが生じ、この結果、Ｆ
ｆ’Ｔのドレイン・ソース間の出力電圧Ｖｄに遅れ（Ｔ
ｄ）が生じ、高速スイッチングを要する変換周波数の高
いＤＣ／ＤＣＣ／式−タには使えないという問題点があ
った。
に示すようにＰＥＴ ４のゲート・ソース間電圧Ｖｇの
立ち下がりの部分に波形のなまりが生じ、この結果、Ｆ
ｆ’Ｔのドレイン・ソース間の出力電圧Ｖｄに遅れ（Ｔ
ｄ）が生じ、高速スイッチングを要する変換周波数の高
いＤＣ／ＤＣＣ／式−タには使えないという問題点があ
った。
したがって本発明の目的は、高速スイッチングが可能な
変換周波数の高いＤＣ／ＤＣＣ／式−タ等の実現が容易
となる小型、低コストのＦＥＴ駆動回路を提供すること
にある。
変換周波数の高いＤＣ／ＤＣＣ／式−タ等の実現が容易
となる小型、低コストのＦＥＴ駆動回路を提供すること
にある。
上記問題点は第１図に示す回路構成によって解決される
。
。
即ち第１図においで、入力パルス信号によりオン／オフ
の動作を行うスイッチ素子３００と、１次捲線Ｎｐの一
端、及びスイッチ素子３００を介して他端が直流電源に
接続され、１次捲ＲＮｐに生ずる電圧を巻数比に応じて
２次捲線Ｎｓ２に出力するトランス２００と、ソース及
びゲートがトランスの２次捲線の一端及びダイオードＤ
１を介して他端に接続され、入力電圧に対応してオン／
オフの動作を行う第１の電界効果トランジスタ４００と
を有する電界効果トランジスタの駆動回路において、Ｎ
ａ３はトランス２００の２次捲線Ｎｓ２に直列に接続さ
れ、１次捲線に生じる電圧を巻数比に応じて出力する３
次捲線である。
の動作を行うスイッチ素子３００と、１次捲線Ｎｐの一
端、及びスイッチ素子３００を介して他端が直流電源に
接続され、１次捲ＲＮｐに生ずる電圧を巻数比に応じて
２次捲線Ｎｓ２に出力するトランス２００と、ソース及
びゲートがトランスの２次捲線の一端及びダイオードＤ
１を介して他端に接続され、入力電圧に対応してオン／
オフの動作を行う第１の電界効果トランジスタ４００と
を有する電界効果トランジスタの駆動回路において、Ｎ
ａ３はトランス２００の２次捲線Ｎｓ２に直列に接続さ
れ、１次捲線に生じる電圧を巻数比に応じて出力する３
次捲線である。
９００はトランスの３次捲線Ｎｓ３の両端がゲート及び
ソースに接続され、ドレイン及びソースが第１の電界効
果トランジスタ４００のゲート及びソースに接続され、
ゲートに印加する電圧に対応してオン／オフの動作を行
う第２の電界効果トランジスタである。
ソースに接続され、ドレイン及びソースが第１の電界効
果トランジスタ４００のゲート及びソースに接続され、
ゲートに印加する電圧に対応してオン／オフの動作を行
う第２の電界効果トランジスタである。
上記３次捲線Ｎｓ３及び第２の電界効果トランジスタ９
００を付加して構成する。
００を付加して構成する。
第１図において、スイッチ素子３００に加える入力パル
ス信号が１”の時、スイッチ素子３００はオンとなりト
ランス２００の１次捲線Ｎｐにパルス電流が流れ、２次
ｊ４ｍＮｓ２にもパルス電流が流れる。
ス信号が１”の時、スイッチ素子３００はオンとなりト
ランス２００の１次捲線Ｎｐにパルス電流が流れ、２次
ｊ４ｍＮｓ２にもパルス電流が流れる。
その結果、第１の電界効果トランジスタ４００のゲート
に“１”の信号が加えられ、第１の電界効果トランジス
タ４００はオンとなる。同時に第１の電界効果トランジ
スタ４００のゲート・ソース間に存在する静電容量Ｃｓ
が充電される。一方、２次捲線Ｎｓ２に直列に接続した
３次捲線Ｎｓ３の両端にはＮａ３とは逆極性の電圧が発
生するため、Ｎａ３の両端に接続した第２の電界効果ト
ランジスタ９０Ｇはオフとなる。
に“１”の信号が加えられ、第１の電界効果トランジス
タ４００はオンとなる。同時に第１の電界効果トランジ
スタ４００のゲート・ソース間に存在する静電容量Ｃｓ
が充電される。一方、２次捲線Ｎｓ２に直列に接続した
３次捲線Ｎｓ３の両端にはＮａ３とは逆極性の電圧が発
生するため、Ｎａ３の両端に接続した第２の電界効果ト
ランジスタ９０Ｇはオフとなる。
次にスイッチ素子３００に加えた入力パルス信号が“０
−の時、トランス２００の１次捲線Ｎｐには電流が流れ
なくなり、２次捲線Ｎｓ２．３次捲線Ｎｓ３の両端には
逆起電力による電圧が発生する。
−の時、トランス２００の１次捲線Ｎｐには電流が流れ
なくなり、２次捲線Ｎｓ２．３次捲線Ｎｓ３の両端には
逆起電力による電圧が発生する。
Ｎａ３の両端に発生する逆起電力による電圧に対しては
、ダイオードＤ１により逆方向の電流はカットオフされ
て静電容量Ｃｓを介して第１の電界効果トランジスタ４
００には電流は流れない。
、ダイオードＤ１により逆方向の電流はカットオフされ
て静電容量Ｃｓを介して第１の電界効果トランジスタ４
００には電流は流れない。
一方、Ｎａ３の両端に発生する電圧により第２の電界効
果トランジスタ９００がオンとなる。この結果、第１の
電界効果トランジスタ４００のゲート・ソース間の静電
容Ｉｃｓに充電した電荷が、第２の電界効果トランジス
タ９００を介して放電する。
果トランジスタ９００がオンとなる。この結果、第１の
電界効果トランジスタ４００のゲート・ソース間の静電
容Ｉｃｓに充電した電荷が、第２の電界効果トランジス
タ９００を介して放電する。
この結果、第１の電界効果トランジスタ４００を速やか
にオフにすることができる。
にオフにすることができる。
第２図は本発明の実施例のＰＵＴ駆動回路図である。
第３図は本発明の詳細な説明する図である。
企図を通じて同一符号は同一対象物を示す。
第２図において、Ｓｗ Ｔｒ ３０のベースに第３図に
ｖｂで示す“１”のパルス電圧を■の時点で印加すると
、Ｓｗ Ｔｒ ３０がオンとなりトランス２０の１次捲
線Ｎｐに電流が流れ２次捲線Ｎｓ２にも電流が流れる。
ｖｂで示す“１”のパルス電圧を■の時点で印加すると
、Ｓｗ Ｔｒ ３０がオンとなりトランス２０の１次捲
線Ｎｐに電流が流れ２次捲線Ｎｓ２にも電流が流れる。
そして、ＦＥＴ ４０のゲートソース間電圧Ｖｇはｖｇ
＝（Ｎｓ２／Ｎｐ）Ｖｉｎとなり、ＰＥ７４０がオンと
なる。この時、ＰＥ７４０のゲート・ソース間の静電容
ＩＣ８が充電されるため、第３図に示す電流１１が流れ
る。充電が終了すると、後は“１′″の電圧を与えるこ
とによってＦＩＥＴ ４０はオンを継続する。
＝（Ｎｓ２／Ｎｐ）Ｖｉｎとなり、ＰＥ７４０がオンと
なる。この時、ＰＥ７４０のゲート・ソース間の静電容
ＩＣ８が充電されるため、第３図に示す電流１１が流れ
る。充電が終了すると、後は“１′″の電圧を与えるこ
とによってＦＩＥＴ ４０はオンを継続する。
一方、トランス２０の３次捲線Ｎｓ３には、第３図に示
すようにｖｌとは逆極性の負電圧ｖ２が発生し、ＦＥＴ
９０をオフにする。
すようにｖｌとは逆極性の負電圧ｖ２が発生し、ＦＥＴ
９０をオフにする。
次に第３図に示す■の時点でＳｗ Ｔｒ ３０のベース
に“Ｏ”の電圧を印加すると、２次捲線Ｎｓ２の両端に
は逆起電力による反転した電圧ｖ１が発生するが、ダイ
オードＤＩによるカットオフされて逆方向の電流ｉ１は
流れない。一方、トランス２００３次捲線に発生する逆
起電力により、ＦＥＴ ９０のゲート・ソース間に第３
図に示すような正の電圧ｖ２が発生しＦＥＴ ９０がオ
ンとなる。この時、ｖ２はツェナダイオードＤ５により
クランプされる。（ｖ２の許容電圧が２０Ｖｍａｘであ
るため、Ｄ５のクランプ電圧は２０Ｖ以下に設定される
。） ＦＩＥＴ ９０がオンとなることによりＰＥ７４
０のゲートが低インピーダンスで接地されるため、ＰＥ
Ｔ ９０には第３図に示す電流１２が流れ、第３図にｉ
ｇで示すようにＰＥ７４０のゲート・ソース間の静電容
量Ｃｓに充電されていた電荷が放電して急激に減少し、
Ｆｉｌ！Ｔ ４０はオフとなる。
に“Ｏ”の電圧を印加すると、２次捲線Ｎｓ２の両端に
は逆起電力による反転した電圧ｖ１が発生するが、ダイ
オードＤＩによるカットオフされて逆方向の電流ｉ１は
流れない。一方、トランス２００３次捲線に発生する逆
起電力により、ＦＥＴ ９０のゲート・ソース間に第３
図に示すような正の電圧ｖ２が発生しＦＥＴ ９０がオ
ンとなる。この時、ｖ２はツェナダイオードＤ５により
クランプされる。（ｖ２の許容電圧が２０Ｖｍａｘであ
るため、Ｄ５のクランプ電圧は２０Ｖ以下に設定される
。） ＦＩＥＴ ９０がオンとなることによりＰＥ７４
０のゲートが低インピーダンスで接地されるため、ＰＥ
Ｔ ９０には第３図に示す電流１２が流れ、第３図にｉ
ｇで示すようにＰＥ７４０のゲート・ソース間の静電容
量Ｃｓに充電されていた電荷が放電して急激に減少し、
Ｆｉｌ！Ｔ ４０はオフとなる。
このようにして立ち上がり時にはトランス２０の１次側
よりエネルギーを供給し、立ち下がり時にはトランス２
０の３次捲線Ｎｓ３によって制御されるＰＥ７９０によ
り、ＰＥ７４０のゲート・ソース間の静電容量に充電さ
れたエネルギーを急激に放電し、第３図に示すＶｇ及び
Ｖｄが得られ高速スイッチングが可能となる。
よりエネルギーを供給し、立ち下がり時にはトランス２
０の３次捲線Ｎｓ３によって制御されるＰＥ７９０によ
り、ＰＥ７４０のゲート・ソース間の静電容量に充電さ
れたエネルギーを急激に放電し、第３図に示すＶｇ及び
Ｖｄが得られ高速スイッチングが可能となる。
以上説明のように本発明によれば、高速スイッチングが
可能な変換周波数の高いＤＣ／ＤＣコンバータ等の実現
が容易となる小型、低コストのＦＥＴ駆動回路を作るこ
とができる。
可能な変換周波数の高いＤＣ／ＤＣコンバータ等の実現
が容易となる小型、低コストのＦＥＴ駆動回路を作るこ
とができる。
第１図は本発明の原理図、
第２図は本発明の実施例のＰＥＴ駆動回路図、第３図は
本発明の詳細な説明する図、 第４図は一例のＤＣ／ＤＣコンバータの回路図、第５図
は従来例のＰＵＴ駆動回路図、 第６図は従来例の回路の各点の波形を示す図である。 図において ２００はトランス、 ３００はスイッチ素子、 ４００は第１の電界効果トランジスタ、９００は第２の
電界効果トランジスタ、Ｎａ３は３次捲線 を示す。
本発明の詳細な説明する図、 第４図は一例のＤＣ／ＤＣコンバータの回路図、第５図
は従来例のＰＵＴ駆動回路図、 第６図は従来例の回路の各点の波形を示す図である。 図において ２００はトランス、 ３００はスイッチ素子、 ４００は第１の電界効果トランジスタ、９００は第２の
電界効果トランジスタ、Ｎａ３は３次捲線 を示す。
Claims (1)
- 【特許請求の範囲】 入力パルス信号によりオン／オフの動作を行うスイッチ
素子（３００）と、１次捲線（Ｎｐ）の一端、及び該ス
イッチ素子（３００）を介して他端が直流電源に接続さ
れ、１次捲線（Ｎｐ）に生ずる電圧を巻数比に応じて２
次捲線（Ｎｓ２）に出力するトランス（２００）と、ソ
ース及びゲートが該トランスの２次捲線の一端及びダイ
オード（Ｄ１）を介して他端に接続され、入力電圧に対
応してオン／オフの動作を行う第１の電界効果トランジ
スタ（４００）とを有する電界効果トランジスタの駆動
回路において、該トランス（２００）の２次捲線（Ｎｓ
２）に直列に接続され、１次捲線に生じる電圧を巻数比
に応じて出力する３次捲線（Ｎｓ３）と、 該トランスの３次捲線（Ｎｓ３）の両端がゲート及びソ
ースに接続され、ドレイン及びソースが第１の電界効果
トランジスタ（４００）のゲート及びソースに接続され
、ゲートに印加する電圧に対応してオン／オフの動作を
行う第２の電界効果トランジスタ（９００）とを付加し
たことを特徴とする電界効果トランジスタ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62333854A JPH01170114A (ja) | 1987-12-24 | 1987-12-24 | 電界効果トランジスタ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62333854A JPH01170114A (ja) | 1987-12-24 | 1987-12-24 | 電界効果トランジスタ駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01170114A true JPH01170114A (ja) | 1989-07-05 |
Family
ID=18270684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62333854A Pending JPH01170114A (ja) | 1987-12-24 | 1987-12-24 | 電界効果トランジスタ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01170114A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023121963A (ja) * | 2022-02-22 | 2023-09-01 | Ｎｅｃネットワーク・センサ株式会社 | 半導体スイッチング素子の駆動回路 |
| WO2024202425A1 (ja) * | 2023-03-29 | 2024-10-03 | ローム株式会社 | 絶縁スイッチ及びシーケンサ |
-
1987
- 1987-12-24 JP JP62333854A patent/JPH01170114A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023121963A (ja) * | 2022-02-22 | 2023-09-01 | Ｎｅｃネットワーク・センサ株式会社 | 半導体スイッチング素子の駆動回路 |
| WO2024202425A1 (ja) * | 2023-03-29 | 2024-10-03 | ローム株式会社 | 絶縁スイッチ及びシーケンサ |
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