WO2024202425A1 - 絶縁スイッチ及びシーケンサ - Google Patents

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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines

Definitions

  • This disclosure relates to an insulating switch and a sequencer using an insulating switch. This disclosure also relates to a signal transmission device.
  • signal transmission devices that transmit signals between a primary circuit system and a secondary circuit system while electrically insulating the primary circuit system and the secondary circuit system have been used in various applications (such as power supplies or motor drive devices).
  • Patent Document 2 As an example of related prior art, see Patent Document 2 by the same applicant as the present application.
  • JP 2020-096051 A International Publication No. 2022/070944
  • conventional signal transmission devices can cause problems in transmitting signals from the primary circuit system to the secondary circuit system if the power supply for the primary circuit system is unstable or insufficient.
  • the insulating switch includes a switch unit configured to be controlled between a conductive state and a non-conductive state, a conduction circuit configured to control the switch unit to the conductive state, an adjustment circuit configured to adjust at least the switch unit from the conductive state to the non-conductive state, and a pulse supply circuit configured to receive a control signal and supply a pulse signal to at least one of the conduction circuit and the adjustment circuit.
  • the conduction circuit includes a first insulating element having a first primary coil connected to the pulse supply circuit and a first secondary coil electromagnetically coupled to the first primary coil, and is configured to bring the switch unit into a conductive state by an induced current flowing at the rising edge of the pulse signal supplied to the first primary coil.
  • the adjustment circuit includes a second insulating element having a second primary coil connected to the pulse supply circuit and a second secondary coil electromagnetically coupled to the second primary coil, and an adjustment element that adjusts the voltage of the control terminal of the switch unit by an induced current flowing in the second secondary coil at the rising edge of the pulse signal to bring the switch unit into the non-conductive state.
  • the pulse supply circuit is configured to supply the pulse signal to the first primary coil when the control signal is at a first level, and to supply the pulse signal to the second primary coil from the point in time when the control signal switches from the first level to a second level different from the first level, and to set the switch unit to the conductive state when the control signal is at the first level.
  • a signal transmission device configured to transmit a signal between a primary circuit system and a secondary circuit system while isolating the primary circuit system and the secondary circuit system, and includes a first insulating element configured to transmit a first signal from the secondary circuit system to the primary circuit system, a second insulating element configured to transmit a second signal from the primary circuit system to the secondary circuit system, a drive circuit provided in the secondary circuit system and configured to drive the first insulating element, a switch circuit provided in the primary circuit system and configured to switch the connection state between the first insulating element and the second insulating element in response to an input signal, and a receiving circuit configured to detect the second signal and generate an output signal in response to the input signal.
  • FIG. 1 is a diagram showing a basic configuration of a signal transmission device.
  • FIG. 2 is a diagram showing the basic structure of a transformer chip.
  • FIG. 3 is a perspective view of a semiconductor device used as a two-channel type transformer chip.
  • FIG. 4 is a plan view of the semiconductor device shown in FIG.
  • FIG. 5 is a plan view showing a layer in which the low potential coil is formed in the semiconductor device of FIG.
  • FIG. 6 is a plan view showing a layer in which a high potential coil is formed in the semiconductor device of FIG.
  • FIG. 7 is a cross-sectional view taken along line VIII-VIII shown in FIG.
  • FIG. 8 is an enlarged view (isolation structure) of the region XIII shown in FIG.
  • FIG. 9 is a diagram illustrating an example of the layout of a transformer chip.
  • FIG. 10 is a diagram showing a first embodiment of a signal transmission device.
  • FIG. 11 is a diagram illustrating a first operation example (intermittent) of the first embodiment.
  • FIG. 12 is a diagram illustrating a second operation example (continuous) of the first embodiment.
  • FIG. 13 is a diagram showing a second embodiment of a signal transmission device.
  • FIG. 14 is a diagram showing a third embodiment of a signal transmission device.
  • FIG. 15 is a diagram illustrating an operation example of the third embodiment.
  • FIG. 16 is a diagram showing a fourth embodiment of a signal transmission device.
  • FIG. 17 is a diagram showing a fifth embodiment of a signal transmission device.
  • FIG. 10 is a diagram showing a first embodiment of a signal transmission device.
  • FIG. 11 is a diagram illustrating a first operation example (intermittent) of the first embodiment.
  • FIG. 12 is a diagram illustrating
  • FIG. 18 is a diagram showing a sixth embodiment of a signal transmission device.
  • FIG. 19 is a diagram illustrating an operation example of the sixth embodiment.
  • FIG. 20 is a diagram showing a seventh embodiment of a signal transmission device.
  • FIG. 21 is a diagram showing an eighth embodiment of a signal transmission device.
  • FIG. 22 is a diagram showing an operation example of the eighth embodiment.
  • FIG. 23 is a schematic circuit diagram of one form of an isolation switch according to an embodiment of the present disclosure.
  • FIG. 24 is a timing chart showing the operation of the isolation switch.
  • FIG. 25 is a timing chart showing the operation of the isolation switch of the first modified example.
  • FIG. 26 is a schematic circuit diagram of an isolation switch according to a second modified example.
  • FIG. 27 is a timing chart showing the operation of the isolation switch of the second modified example.
  • FIG. 28 is a schematic circuit diagram of an isolation switch according to a third modified example.
  • FIG. 29 is a schematic circuit diagram of an isolation switch according to a fourth modified example.
  • FIG. 30 is a schematic circuit diagram of an isolation switch according to a fifth modified example.
  • FIG. 31 is a timing chart showing the operation of the isolation switch of the fifth modified example.
  • FIG. 32 is a schematic circuit diagram of an isolation switch according to a sixth modified example.
  • FIG. 331 is a schematic circuit diagram of another configuration example of the isolation switch of the sixth modified example.
  • FIG. 34 is a schematic circuit diagram of an isolation switch according to a seventh modified example.
  • FIG. 35 is a timing chart showing the operation of the isolation switch of the seventh modified example.
  • FIG. 36 illustrates an additional embodiment of an isolation switch.
  • FIG. 28 is a schematic circuit diagram of an isolation switch according to a third modified example.
  • FIG. 29 is a schematic circuit diagram of an isolation switch according to a fourth modified example.
  • FIG. 30 is a
  • FIG. 37 is a diagram showing a first main part of an isolation switch according to an additional embodiment.
  • FIG. 38 is a diagram showing an example of the operation of the first main part.
  • FIG. 39 is a diagram showing a second main part of an isolation switch according to an additional embodiment.
  • FIG. 40 is a diagram showing a third main part of an isolation switch according to an additional embodiment.
  • FIG. 41 is a diagram showing a third tip in the third main portion.
  • FIG. 42 is a diagram showing a modified example of the third main part.
  • FIG. 43 is a diagram showing a third tip in a modified example of the third main part.
  • FIG. 44 is a diagram showing a modified example of the second chip.
  • FIG. 45 is a diagram showing an example of the operation of the second chip in the above modification.
  • FIG. 45 is a diagram showing an example of the operation of the second chip in the above modification.
  • FIG. 46 illustrates an additional embodiment of a signaling device.
  • FIG. 47 is a diagram showing an example of the configuration of an isolated power supply circuit.
  • FIG. 48 is a diagram showing a modified example of a signal transmission device according to an additional embodiment.
  • FIG. 49 is a diagram showing a modified example of an isolated power supply circuit.
  • FIG. 50 shows a modified example of an insulating element for percussion.
  • connection includes mechanical connection as well as electrical connection, in other words, a state in which electricity flows.
  • connection includes electrical connection.
  • a line refers to a wiring through which an electrical signal is propagated or supplied.
  • Ground potential refers to a reference conductive part having a reference potential of 0V (zero volts), or refers to the potential of 0V itself.
  • the reference conductive part is formed of a conductor such as a metal.
  • a potential of 0V is sometimes referred to as ground potential.
  • a voltage indicated without any particular reference represents a potential seen from the ground potential.
  • Level refers to the level of potential, and for any signal or voltage, the Hi level has a higher potential than the Lo level.
  • Any digital signal has a signal level of Hi level or Lo level.
  • a signal or voltage at Hi level strictly means that the signal or voltage level is at Hi level
  • a signal or voltage at Lo level strictly means that the signal or voltage level is at Lo level.
  • the level of a signal is sometimes expressed as a signal level
  • the level of a voltage is sometimes expressed as a voltage level.
  • the inverted signal of the signal is at Lo level
  • the inverted signal of the signal is at Hi level.
  • the Hi level may be referred to as the first level.
  • the period during which the signal is Hi is called the Hi level period.
  • the period during which the signal is Lo is called the Lo level period. The same applies to any voltage that has a Hi or Lo voltage level.
  • a switching element can be in either an ON or OFF state.
  • When a switching element is in the ON state there is electrical continuity between both ends of the switch.
  • the period when a switching element is in the ON state is referred to as the ON period
  • the period when a switching element is in the OFF state is referred to as the OFF period.
  • switching to the ON state is sometimes referred to as turning ON
  • switching to the OFF state is sometimes referred to as turning OFF.
  • An example of a switching element may be a MOS (Metal Oxide Semiconductor) field effect transistor.
  • MOS field effect transistor is a transistor whose gate structure consists of at least three layers: a layer made of a conductor or a semiconductor such as polysilicon with a low resistance value, an insulating layer, and a P-channel, N-channel, or intrinsic semiconductor layer.
  • the gate structure of a MOS field effect transistor is not limited to a three-layer structure of metal, oxide, and semiconductor.
  • MOS field effect transistors when in the ON state, the drain and source of the transistor are in a conductive state. Also, when in the OFF state, the drain and source of the transistor are in a non-conductive state (cut-off state). The same applies to transistors that are not classified as field effect transistors.
  • MOS field effect transistor shown below the back gate is connected to the source unless otherwise specified. Note that in the following explanation, MOS field effect transistors may be simply referred to as MOS transistors.
  • ⁇ Signal transmission device (basic configuration)> 1 is a diagram showing the basic configuration of a signal transmission device.
  • the signal transmission device 200 of this configuration example is a semiconductor integrated circuit device (so-called insulated gate driver IC) that transmits a pulse signal from the primary circuit system 200p to the secondary circuit system 200s while isolating the primary circuit system 200p (VCC1-GND1 system) from the secondary circuit system 200s (VCC2-GND2 system) and drives the gate of a switch element (not shown) provided in the secondary circuit system 200s.
  • the signal transmission device 200 is formed by sealing a controller chip 210, a driver chip 220, and a transformer chip 230 in a single package.
  • the controller chip 210 is a semiconductor chip that operates by receiving a power supply voltage VCC1 (for example, up to 7 V based on GND1).
  • the controller chip 210 includes, for example, a pulse transmission circuit 211 and buffers 212 and 213 integrated therein.
  • the pulse transmission circuit 211 is a pulse generator that generates the transmission pulse signals S11 and S21 in response to the input pulse signal IN. More specifically, when the pulse transmission circuit 211 notifies that the input pulse signal IN is at a high level, it pulse drives the transmission pulse signal S11 (outputs a single or multiple transmission pulses), and when it notifies that the input pulse signal IN is at a low level, it pulse drives the transmission pulse signal S21. In other words, the pulse transmission circuit 211 pulse drives either the transmission pulse signal S11 or S21 in response to the logical level of the input pulse signal IN.
  • the buffer 212 receives the transmission pulse signal S11 from the pulse transmission circuit 211 and pulse-drives the transformer chip 230 (specifically, the transformer 231).
  • the buffer 213 receives the transmission pulse signal S21 from the pulse transmission circuit 211 and pulse-drives the transformer chip 230 (specifically, the transformer 232).
  • the driver chip 220 is a semiconductor chip that operates by receiving a power supply voltage VCC2 (for example, up to 30 V based on GND2).
  • the driver chip 220 includes, for example, buffers 221 and 222, a pulse receiving circuit 223, and a driver 224.
  • the buffer 222 shapes the waveform of the received pulse signal S22 induced in the transformer chip 230 (specifically, the transformer 232) and outputs it to the pulse receiving circuit 223.
  • the pulse receiving circuit 223 generates the output pulse signal OUT by driving the driver 224 in response to the received pulse signals S12 and S22 input via the buffers 221 and 222. More specifically, the pulse receiving circuit 223 drives the driver 224 so as to raise the output pulse signal OUT to a high level in response to the pulse drive of the received pulse signal S12, and to lower the output pulse signal OUT to a low level in response to the pulse drive of the received pulse signal S22. In other words, the pulse receiving circuit 223 switches the logical level of the output pulse signal OUT in response to the logical level of the input pulse signal IN.
  • an RS flip-flop can be suitably used as the pulse receiving circuit 223.
  • the driver 224 generates an output pulse signal OUT based on the drive control of the pulse receiving circuit 223.
  • the transformer chip 230 uses transformers 231 and 232 to provide DC insulation between the controller chip 210 and the driver chip 220, and outputs the transmission pulse signals S11 and S21 input from the pulse transmission circuit 211 to the pulse reception circuit 223 as reception pulse signals S12 and S22, respectively.
  • DC insulation means that the objects to be insulated are not connected by a conductor.
  • the transformer 231 outputs a received pulse signal S12 from the secondary coil 231s in response to a transmitted pulse signal S11 input to the primary coil 231p.
  • the transformer 232 outputs a received pulse signal S22 from the secondary coil 232s in response to a transmitted pulse signal S21 input to the primary coil 232p.
  • the input pulse signal IN is separated into two transmission pulse signals S11 and S21 (corresponding to the rise signal and fall signal), and then transmitted from the primary circuit system 200p to the secondary circuit system 200s via the two transformers 231 and 232.
  • the signal transmission device 200 of this configuration example has an independent transformer chip 230 equipped with only transformers 231 and 232, separate from the controller chip 210 and driver chip 220, and these three chips are sealed in a single package.
  • the controller chip 210 and the driver chip 220 can both be formed using a general low to medium voltage process (withstands a few volts to a few tens of volts), eliminating the need to use a dedicated high voltage process (withstands a few kV), making it possible to reduce manufacturing costs.
  • the signal transmission device 200 can be suitably used, for example, in a power supply device or a motor drive device for on-board equipment mounted in a vehicle.
  • the above vehicles include not only engine vehicles, but also electric vehicles (BEVs [battery electric vehicles], HEVs [hybrid electric vehicles], PHEVs/PHVs (plug-in hybrid electric vehicles/plug-in hybrid vehicles), or xEVs such as FCEVs/FCVs (fuel cell electric vehicles/fuel cell vehicles)).
  • FIG. 2 is a diagram showing the basic structure of the transformer chip 230.
  • the transformer 231 includes a primary coil 231p and a secondary coil 231s that face each other in the vertical direction.
  • the transformer 232 includes a primary coil 232p and a secondary coil 232s that face each other in the vertical direction.
  • the primary coils 231p and 232p are both formed on the first wiring layer (lower layer) 230a of the transformer chip 230.
  • the secondary coils 231s and 232s are both formed on the second wiring layer (upper layer in this figure) 230b of the transformer chip 230.
  • the secondary coil 231s is disposed directly above the primary coil 231p and faces the primary coil 231p.
  • the secondary coil 232s is disposed directly above the primary coil 232p and faces the primary coil 232p.
  • the primary coil 231p is laid in a spiral shape starting from a first end connected to the internal terminal X21, surrounding the internal terminal X21 in a clockwise direction, and its second end corresponding to its end point is connected to the internal terminal X22.
  • the primary coil 232p is laid in a spiral shape starting from a first end connected to the internal terminal X23, surrounding the internal terminal X23 in a counterclockwise direction, and its second end corresponding to its end point is connected to the internal terminal X22.
  • the internal terminals X21, X22, and X23 are linearly arranged in the order shown.
  • the internal terminal X21 is connected to the external terminal T21 of the second layer 230b via the conductive wiring Y21 and via Z21.
  • the internal terminal X22 is connected to the external terminal T22 of the second layer 230b via the conductive wiring Y22 and via Z22.
  • the internal terminal X23 is connected to the external terminal T23 of the second layer 230b via the conductive wiring Y23 and via Z23.
  • the external terminals T21 to T23 are arranged in a straight line and are used for wire bonding with the controller chip 210.
  • the secondary coil 231s is laid in a spiral shape starting from a first end connected to the external terminal T24, surrounding the external terminal T24 in a counterclockwise direction, and its second end corresponding to its end point is connected to the external terminal T25.
  • the secondary coil 232s is laid in a spiral shape starting from a first end connected to the external terminal T26, surrounding the external terminal T26 in a clockwise direction, and its second end corresponding to its end point is connected to the external terminal T25.
  • the external terminals T24, T25, and T26 are arranged linearly in the order shown in the figure, and are used for wire bonding with the driver chip 220.
  • Secondary coils 231s and 232s are AC-connected to primary coils 231p and 232p by magnetic coupling, and are DC-insulated from primary coils 231p and 232p, respectively. That is, driver chip 220 is AC-connected to controller chip 210 via transformer chip 230, and is DC-insulated from controller chip 210 by transformer chip 230.
  • FIG. 3 is a perspective view showing a semiconductor device 5 used as a two-channel transformer chip.
  • FIG. 4 is a plan view of the semiconductor device 5 shown in FIG. 3.
  • FIG. 5 is a plan view showing a layer in which a low-potential coil 22 (corresponding to a primary coil of a transformer) is formed in the semiconductor device 5 shown in FIG. 3.
  • FIG. 6 is a plan view showing a layer in which a high-potential coil 23 (corresponding to a secondary coil of a transformer) is formed in the semiconductor device 5 shown in FIG. 3.
  • FIG. 7 is a cross-sectional view taken along line VIII-VIII shown in FIG. 6.
  • FIG. 8 is an enlarged view of region XIII shown in FIG. 7, showing an isolation structure 130.
  • the semiconductor device 5 includes a semiconductor chip 41 having a rectangular parallelepiped shape.
  • the semiconductor chip 41 includes at least one of silicon, a wide band gap semiconductor, and a compound semiconductor.
  • a wide bandgap semiconductor is made of a semiconductor whose bandgap exceeds that of silicon (approximately 1.12 eV).
  • the bandgap of a wide bandgap semiconductor is preferably 2.0 eV or more.
  • the wide bandgap semiconductor may be SiC (silicon carbide).
  • the compound semiconductor may be a III-V compound semiconductor.
  • the compound semiconductor may include at least one of AlN (aluminum nitride), InN (indium nitride), GaN (gallium nitride), and GaAs (gallium arsenide).
  • the semiconductor chip 41 includes a semiconductor substrate made of silicon.
  • the semiconductor chip 41 may be an epitaxial substrate having a layered structure including a semiconductor substrate made of silicon and an epitaxial layer made of silicon.
  • the conductivity type of the semiconductor substrate may be n-type or p-type.
  • the epitaxial layer may be n-type or p-type.
  • the semiconductor chip 41 has a first main surface 42 on one side, a second main surface 43 on the other side, and chip sidewalls 44A-44D connecting the first main surface 42 and the second main surface 43.
  • the first main surface 42 and the second main surface 43 are formed in a quadrangular shape (rectangular in this embodiment) when viewed in a plan view from their normal direction Z (hereinafter simply referred to as "plan view").
  • the chip sidewalls 44A to 44D include a first chip sidewall 44A, a second chip sidewall 44B, a third chip sidewall 44C, and a fourth chip sidewall 44D.
  • the first chip sidewall 44A and the second chip sidewall 44B form the long sides of the semiconductor chip 41.
  • the first chip sidewall 44A and the second chip sidewall 44B extend along the first direction X and face the second direction Y.
  • the third chip sidewall 44C and the fourth chip sidewall 44D form the short sides of the semiconductor chip 41.
  • the third chip sidewall 44C and the fourth chip sidewall 44D extend in the second direction Y and face the first direction X.
  • the chip sidewalls 44A to 44D are made of ground surfaces.
  • the semiconductor device 5 further includes an insulating layer 51 formed on the first main surface 42 of the semiconductor chip 41.
  • the insulating layer 51 has an insulating main surface 52 and insulating side walls 53A-53D.
  • the insulating main surface 52 is formed in a quadrangular shape (rectangular in this embodiment) that matches the first main surface 42 in a plan view.
  • the insulating main surface 52 extends parallel to the first main surface 42.
  • the insulating sidewalls 53A to 53D include a first insulating sidewall 53A, a second insulating sidewall 53B, a third insulating sidewall 53C, and a fourth insulating sidewall 53D.
  • the insulating sidewalls 53A to 53D extend from the periphery of the insulating main surface 52 toward the semiconductor chip 41 and are continuous with the chip sidewalls 44A to 44D. Specifically, the insulating sidewalls 53A to 53D are formed flush with the chip sidewalls 44A to 44D.
  • the insulating sidewalls 53A to 53D form a ground surface that is flush with the chip sidewalls 44A to 44D.
  • the insulating layer 51 is made of a multi-layer insulating laminate structure including a bottom insulating layer 55, a top insulating layer 56, and a plurality of (11 in this embodiment) interlayer insulating layers 57.
  • the bottom insulating layer 55 is an insulating layer that directly covers the first main surface 42.
  • the top insulating layer 56 is an insulating layer that forms the insulating main surface 52.
  • the plurality of interlayer insulating layers 57 are insulating layers interposed between the bottom insulating layer 55 and the top insulating layer 56.
  • the bottom insulating layer 55 has a single-layer structure including silicon oxide.
  • the top insulating layer 56 has a single-layer structure including silicon oxide.
  • the thickness of the bottom insulating layer 55 and the top insulating layer 56 may each be 1 ⁇ m or more and 3 ⁇ m or less (for example, about 2 ⁇ m).
  • the multiple interlayer insulating layers 57 each have a stacked structure including a first insulating layer 58 on the bottom insulating layer 55 side and a second insulating layer 59 on the top insulating layer 56 side.
  • the first insulating layer 58 may include silicon nitride.
  • the first insulating layer 58 is formed as an etching stopper layer for the second insulating layer 59.
  • the thickness of the first insulating layer 58 may be 0.1 ⁇ m or more and 1 ⁇ m or less (for example, about 0.3 ⁇ m).
  • the second insulating layer 59 is formed on the first insulating layer 58. It contains an insulating material different from that of the first insulating layer 58.
  • the second insulating layer 59 may contain silicon oxide.
  • the thickness of the second insulating layer 59 may be 1 ⁇ m or more and 3 ⁇ m or less (for example, about 2 ⁇ m). It is preferable that the thickness of the second insulating layer 59 exceeds the thickness of the first insulating layer 58.
  • the total thickness DT of the insulating layers 51 may be 5 ⁇ m or more and 50 ⁇ m or less.
  • the total thickness DT of the insulating layers 51 and the number of layers of the interlayer insulating layers 57 are arbitrary and are adjusted according to the dielectric strength voltage (dielectric breakdown resistance) to be achieved.
  • the insulating materials of the bottom insulating layer 55, the top insulating layer 56 and the interlayer insulating layer 57 are arbitrary and are not limited to a specific insulating material.
  • the semiconductor device 5 includes a first functional device 45 formed in an insulating layer 51.
  • the first functional device 45 includes one or more (in this embodiment, multiple) transformers 21 (corresponding to the aforementioned transformer).
  • the semiconductor device 5 is a multi-channel device including multiple transformers 21.
  • the multiple transformers 21 are formed in the inner part of the insulating layer 51 at intervals from the insulating side walls 53A-53D.
  • the multiple transformers 21 are formed at intervals in the first direction X.
  • the multiple transformers 21 specifically include a first transformer 21A, a second transformer 21B, a third transformer 21C, and a fourth transformer 21D, which are formed in this order from the insulating side wall 53C side to the insulating side wall 53D side in a plan view.
  • the multiple transformers 21A to 21D each have a similar structure.
  • the structure of the first transformer 21A will be described as an example.
  • the structures of the second transformer 21B, third transformer 21C, and fourth transformer 21D will be omitted as the description of the structure of the first transformer 21A applies mutatis mutandis.
  • the first transformer 21A includes a low-potential coil 22 and a high-potential coil 23.
  • the low-potential coil 22 is formed in an insulating layer 51.
  • the high-potential coil 23 is formed in the insulating layer 51 so as to face the low-potential coil 22 in the normal direction Z.
  • the low-potential coil 22 and the high-potential coil 23 are formed in a region sandwiched between the bottom insulating layer 55 and the top insulating layer 56 (i.e., multiple interlayer insulating layers 57).
  • the low-potential coil 22 is formed on the bottom insulating layer 55 (semiconductor chip 41) side within the insulating layer 51, and the high-potential coil 23 is formed on the top insulating layer 56 (insulating main surface 52) side of the low-potential coil 22 within the insulating layer 51.
  • the high-potential coil 23 faces the semiconductor chip 41 with the low-potential coil 22 in between.
  • the low-potential coil 22 and the high-potential coil 23 may be positioned at any location. Furthermore, it is sufficient that the high-potential coil 23 faces the low-potential coil 22 with one or more interlayer insulating layers 57 in between.
  • the distance between the low potential coil 22 and the high potential coil 23 (i.e., the number of layers of the interlayer insulating layer 57) is adjusted appropriately according to the dielectric strength and electric field strength between the low potential coil 22 and the high potential coil 23.
  • the low potential coil 22 is formed in the third interlayer insulating layer 57 counting from the bottom insulating layer 55 side.
  • the high potential coil 23 is formed in the first interlayer insulating layer 57 counting from the top insulating layer 56 side.
  • the low-potential coil 22 is embedded in the interlayer insulating layer 57, penetrating the first insulating layer 58 and the second insulating layer 59.
  • the low-potential coil 22 includes a first inner end 24, a first outer end 25, and a first spiral portion 26 wound in a spiral shape between the first inner end 24 and the first outer end 25.
  • the first spiral portion 26 is wound in a spiral shape that extends in an elliptical shape (oval shape) in a plan view.
  • the portion that forms the innermost periphery of the first spiral portion 26 defines a first inner region 66 that is elliptical in a plan view.
  • the number of turns of the first spiral portion 26 may be 5 or more and 30 or less.
  • the width of the first spiral portion 26 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the width of the first spiral portion 26 is preferably 1 ⁇ m or more and 3 ⁇ m or less.
  • the width of the first spiral portion 26 is defined by the width in a direction perpendicular to the spiral direction.
  • the first winding pitch of the first spiral portion 26 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the first winding pitch is preferably 1 ⁇ m or more and 3 ⁇ m or less.
  • the first winding pitch is defined by the distance between two adjacent portions of the first spiral portion 26 in a direction perpendicular to the spiral direction.
  • the winding shape of the first spiral portion 26 and the planar shape of the first inner region 66 are arbitrary and are not limited to the form shown in FIG. 5, etc.
  • the first spiral portion 26 may be wound in a polygonal shape, such as a triangular shape or a rectangular shape, or in a circular shape in a planar view.
  • the first inner region 66 may be partitioned into a polygonal shape, such as a triangular shape or a rectangular shape, or in a circular shape in a planar view, depending on the winding shape of the first spiral portion 26.
  • the low potential coil 22 may include at least one of titanium, titanium nitride, copper, aluminum, and tungsten.
  • the low potential coil 22 may have a laminated structure including a barrier layer and a main body layer.
  • the barrier layer defines a recess space in the interlayer insulating layer 57.
  • the barrier layer may include at least one of titanium and titanium nitride.
  • the main body layer may include at least one of copper, aluminum, and tungsten.
  • the high-potential coil 23 is embedded in the interlayer insulating layer 57, penetrating the first insulating layer 58 and the second insulating layer 59.
  • the high-potential coil 23 includes a second inner end 27, a second outer end 28, and a second spiral portion 29 wound in a spiral shape between the second inner end 27 and the second outer end 28.
  • the second spiral portion 29 is wound in a spiral shape extending in an elliptical shape (oval shape) in a planar view.
  • the portion forming the innermost periphery of the second spiral portion 29 defines a second inner region 67 that is elliptical in a planar view.
  • the second inner region 67 of the second spiral portion 29 faces the first inner region 66 of the first spiral portion 26 in the normal direction Z.
  • the number of turns of the second spiral portion 29 may be 5 or more and 30 or less.
  • the number of turns of the second spiral portion 29 relative to the number of turns of the first spiral portion 26 is adjusted according to the voltage value to be boosted. It is preferable that the number of turns of the second spiral portion 29 exceeds the number of turns of the first spiral portion 26.
  • the number of turns of the second spiral portion 29 may be less than the number of turns of the first spiral portion 26, or may be equal to the number of turns of the first spiral portion 26.
  • the width of the second spiral portion 29 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the width of the second spiral portion 29 is preferably 1 ⁇ m or more and 3 ⁇ m or less.
  • the width of the second spiral portion 29 is defined by the width in a direction perpendicular to the spiral direction.
  • the width of the second spiral portion 29 is preferably equal to the width of the first spiral portion 26.
  • the second winding pitch of the second spiral portion 29 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the second winding pitch is preferably 1 ⁇ m or more and 3 ⁇ m or less.
  • the second winding pitch is defined by the distance between two adjacent portions of the second spiral portion 29 in a direction perpendicular to the spiral direction.
  • the second winding pitch is preferably equal to the first winding pitch of the first spiral portion 26.
  • the winding shape of the second spiral portion 29 and the planar shape of the second inner region 67 are arbitrary and are not limited to the form shown in FIG. 6, etc.
  • the second spiral portion 29 may be wound in a polygonal shape, such as a triangular shape or a rectangular shape, or in a circular shape in a planar view.
  • the second inner region 67 may be partitioned into a polygonal shape, such as a triangular shape or a rectangular shape, or in a circular shape in a planar view, depending on the winding shape of the second spiral portion 29.
  • the high-potential coil 23 is preferably formed from the same conductive material as the low-potential coil 22.
  • the high-potential coil 23 preferably includes a barrier layer and a main body layer, similar to the low-potential coil 22.
  • the semiconductor device 5 includes a plurality (12 in this figure) of low potential terminals 11 and a plurality (12 in this figure) of high potential terminals 12.
  • the plurality of low potential terminals 11 are each electrically connected to the low potential coils 22 of the corresponding transformers 21A to 21D.
  • the plurality of high potential terminals 12 are each electrically connected to the high potential coils 23 of the corresponding transformers 21A to 21D.
  • the low-potential terminals 11 are formed on the insulating main surface 52 of the insulating layer 51. Specifically, the low-potential terminals 11 are formed in an area on the insulating sidewall 53B side at intervals in the second direction Y from the transformers 21A-21D, and are arranged at intervals in the first direction X.
  • the low potential terminals 11 include a first low potential terminal 11A, a second low potential terminal 11B, a third low potential terminal 11C, a fourth low potential terminal 11D, a fifth low potential terminal 11E, and a sixth low potential terminal 11F.
  • two of each of the low potential terminals 11A to 11F are formed.
  • the number of low potential terminals 11A to 11F is arbitrary.
  • the first low potential terminal 11A faces the first transformer 21A in the second direction Y in a plan view.
  • the second low potential terminal 11B faces the second transformer 21B in the second direction Y in a plan view.
  • the third low potential terminal 11C faces the third transformer 21C in the second direction Y in a plan view.
  • the fourth low potential terminal 11D faces the fourth transformer 21D in the second direction Y in a plan view.
  • the fifth low potential terminal 11E is formed in the area between the first low potential terminal 11A and the second low potential terminal 11B in a plan view.
  • the sixth low potential terminal 11F is formed in the area between the third low potential terminal 11C and the fourth low potential terminal 11D in a plan view.
  • the first low potential terminal 11A is electrically connected to the first inner end 24 of the first transformer 21A (low potential coil 22).
  • the second low potential terminal 11B is electrically connected to the first inner end 24 of the second transformer 21B (low potential coil 22).
  • the third low potential terminal 11C is electrically connected to the first inner end 24 of the third transformer 21C (low potential coil 22).
  • the fourth low potential terminal 11D is electrically connected to the first inner end 24 of the fourth transformer 21D (low potential coil 22).
  • the fifth low potential terminal 11E is electrically connected to the first outer end 25 of the first transformer 21A (low potential coil 22) and the first outer end 25 of the second transformer 21B (low potential coil 22).
  • the sixth low potential terminal 11F is electrically connected to the first outer end 25 of the third transformer 21C (low potential coil 22) and the first outer end 25 of the fourth transformer 21D (low potential coil 22).
  • the multiple high potential terminals 12 are formed on the insulating main surface 52 of the insulating layer 51 at intervals from the multiple low potential terminals 11. Specifically, the multiple high potential terminals 12 are formed in the area on the insulating side wall 53A side at intervals from the multiple low potential terminals 11 in the second direction Y, and are arranged at intervals in the first direction X.
  • the multiple high potential terminals 12 are each formed in an area close to the corresponding transformer 21A-21D in a planar view.
  • the high potential terminals 12 being close to the transformers 21A-21D means that the distance between the high potential terminal 12 and the transformer 21 in a planar view is less than the distance between the low potential terminal 11 and the high potential terminal 12.
  • the multiple high potential terminals 12 are formed at intervals along the first direction X so as to face the multiple transformers 21A to 21D along the first direction X in a plan view. More specifically, the multiple high potential terminals 12 are formed at intervals along the first direction X so as to be located in the second inner region 67 of the high potential coil 23 and in the region between adjacent high potential coils 23 in a plan view. As a result, the multiple high potential terminals 12 are arranged in a row with the multiple transformers 21A to 21D in the first direction X in a plan view.
  • the multiple high potential terminals 12 include a first high potential terminal 12A, a second high potential terminal 12B, a third high potential terminal 12C, a fourth high potential terminal 12D, a fifth high potential terminal 12E, and a sixth high potential terminal 12F.
  • a first high potential terminal 12A a second high potential terminal 12B
  • a third high potential terminal 12C a third high potential terminal 12C
  • a fourth high potential terminal 12D a fifth high potential terminal 12E
  • a sixth high potential terminal 12F a sixth high potential terminal 12F.
  • two of each of the multiple high potential terminals 12A to 12F are formed.
  • the number of multiple high potential terminals 12A to 12F is arbitrary.
  • the first high potential terminal 12A is formed in the second inner region 67 of the first transformer 21A (high potential coil 23) in a plan view.
  • the second high potential terminal 12B is formed in the second inner region 67 of the second transformer 21B (high potential coil 23) in a plan view.
  • the third high potential terminal 12C is formed in the second inner region 67 of the third transformer 21C (high potential coil 23) in a plan view.
  • the fourth high potential terminal 12D is formed in the second inner region 67 of the fourth transformer 21D (high potential coil 23) in a plan view.
  • the fifth high potential terminal 12E is formed in the region between the first transformer 21A and the second transformer 21B in a plan view.
  • the sixth high potential terminal 12F is formed in the region between the third transformer 21C and the fourth transformer 21D in a plan view.
  • the first high potential terminal 12A is electrically connected to the second inner end 27 of the first transformer 21A (high potential coil 23).
  • the second high potential terminal 12B is electrically connected to the second inner end 27 of the second transformer 21B (high potential coil 23).
  • the third high potential terminal 12C is electrically connected to the second inner end 27 of the third transformer 21C (high potential coil 23).
  • the fourth high potential terminal 12D is electrically connected to the second inner end 27 of the fourth transformer 21D (high potential coil 23).
  • the fifth high potential terminal 12E is electrically connected to the second outer end 28 of the first transformer 21A (high potential coil 23) and the second outer end 28 of the second transformer 21B (high potential coil 23).
  • the sixth high potential terminal 12F is electrically connected to the second outer end 28 of the third transformer 21C (high potential coil 23) and the second outer end 28 of the fourth transformer 21D (high potential coil 23).
  • the semiconductor device 5 includes a first low potential wiring 31, a second low potential wiring 32, a first high potential wiring 33, and a second high potential wiring 34, each formed in an insulating layer 51.
  • a plurality of first low potential wirings 31, a plurality of second low potential wirings 32, a plurality of first high potential wirings 33, and a plurality of second high potential wirings 34 are formed.
  • the first low-potential wiring 31 and the second low-potential wiring 32 fix the low-potential coil 22 of the first transformer 21A and the low-potential coil 22 of the second transformer 21B to the same potential.
  • the first low-potential wiring 31 and the second low-potential wiring 32 also fix the low-potential coil 22 of the third transformer 21C and the low-potential coil 22 of the fourth transformer 21D to the same potential.
  • the first low-potential wiring 31 and the second low-potential wiring 32 fix all the low-potential coils 22 of the transformers 21A to 21D to the same potential.
  • the first high-potential wiring 33 and the second high-potential wiring 34 fix the high-potential coil 23 of the first transformer 21A and the high-potential coil 23 of the second transformer 21B to the same potential.
  • the first high-potential wiring 33 and the second high-potential wiring 34 also fix the high-potential coil 23 of the third transformer 21C and the high-potential coil 23 of the fourth transformer 21D to the same potential.
  • the first high-potential wiring 33 and the second high-potential wiring 34 fix all the high-potential coils 23 of the transformers 21A to 21D to the same potential.
  • the multiple first low potential wirings 31 are electrically connected to the corresponding low potential terminals 11A to 11D and the first inner ends 24 of the corresponding transformers 21A to 21D (low potential coils 22).
  • the multiple first low potential wirings 31 have the same structure.
  • the structure of the first low potential wiring 31 connected to the first low potential terminal 11A and the first transformer 21A will be described as an example.
  • the structure of the other first low potential wirings 31 will be omitted, as the description of the structure of the first low potential wiring 31 connected to the first transformer 21A applies mutatis mutandis.
  • the first low-potential wiring 31 includes a through wiring 71, a low-potential connection wiring 72, a lead-out wiring 73, a first connection plug electrode 74, a second connection plug electrode 75, one or more (in this embodiment, multiple) pad plug electrodes 76, and one or more (in this embodiment, multiple) substrate plug electrodes 77.
  • the through wiring 71, the low-potential connection wiring 72, the draw-out wiring 73, the first connection plug electrode 74, the second connection plug electrode 75, the pad plug electrode 76, and the substrate plug electrode 77 are preferably each formed from the same conductive material as the low-potential coil 22, etc.
  • the through wiring 71, the low-potential connection wiring 72, the draw-out wiring 73, the first connection plug electrode 74, the second connection plug electrode 75, the pad plug electrode 76, and the substrate plug electrode 77 preferably each include a barrier layer and a main body layer, similar to the low-potential coil 22, etc.
  • the through wiring 71 penetrates the multiple interlayer insulating layers 57 in the insulating layer 51 and extends in a columnar shape extending along the normal direction Z.
  • the through wiring 71 is formed in the region between the bottom insulating layer 55 and the top insulating layer 56 in the insulating layer 51.
  • the through wiring 71 has an upper end on the top insulating layer 56 side and a lower end on the bottom insulating layer 55 side.
  • the upper end of the through wiring 71 is formed in the same interlayer insulating layer 57 as the high potential coil 23 and is covered by the top insulating layer 56.
  • the lower end of the through wiring 71 is formed in the same interlayer insulating layer 57 as the low potential coil 22.
  • the through wiring 71 includes a first electrode layer 78, a second electrode layer 79, and a plurality of wiring plug electrodes 80.
  • the first electrode layer 78, the second electrode layer 79, and the wiring plug electrodes 80 are each formed from the same conductive material as the low potential coil 22, etc.
  • the first electrode layer 78, the second electrode layer 79, and the wiring plug electrodes 80 each include a barrier layer and a main body layer, similar to the low potential coil 22, etc.
  • the first electrode layer 78 forms the upper end of the through wiring 71.
  • the second electrode layer 79 forms the lower end of the through wiring 71.
  • the first electrode layer 78 is formed in an island shape and faces the low potential terminal 11 (first low potential terminal 11A) in the normal direction Z.
  • the second electrode layer 79 is formed in an island shape and faces the first electrode layer 78 in the normal direction Z.
  • the multiple wiring plug electrodes 80 are embedded in multiple interlayer insulating layers 57 located in the region between the first electrode layer 78 and the second electrode layer 79.
  • the multiple wiring plug electrodes 80 are stacked from the bottom insulating layer 55 toward the top insulating layer 56 so as to be electrically connected to each other, and electrically connect the first electrode layer 78 and the second electrode layer 79.
  • the multiple wiring plug electrodes 80 each have a planar area less than the planar area of the first electrode layer 78 and the planar area of the second electrode layer 79.
  • the number of layers of the multiple wiring plug electrodes 80 matches the number of layers of the multiple interlayer insulating layers 57. In this embodiment, six wiring plug electrodes 80 are embedded in each interlayer insulating layer 57, but the number of wiring plug electrodes 80 embedded in each interlayer insulating layer 57 is arbitrary. Of course, one or more wiring plug electrodes 80 may be formed penetrating the multiple interlayer insulating layers 57.
  • the low-potential connection wiring 72 is formed in the first inner region 66 of the first transformer 21A (low-potential coil 22) in the same interlayer insulating layer 57 as the low-potential coil 22.
  • the low-potential connection wiring 72 is formed in an island shape and faces the high-potential terminal 12 (first high-potential terminal 12A) in the normal direction Z. It is preferable that the low-potential connection wiring 72 has a planar area that exceeds the planar area of the wiring plug electrode 80.
  • the low-potential connection wiring 72 is electrically connected to the first inner end 24 of the low-potential coil 22.
  • the draw-out wiring 73 is formed in the interlayer insulating layer 57 in the region between the semiconductor chip 41 and the through wiring 71.
  • the draw-out wiring 73 is formed in the first interlayer insulating layer 57 counting from the bottom insulating layer 55.
  • the draw-out wiring 73 includes a first end on one side, a second end on the other side, and a wiring portion connecting the first end and the second end.
  • the first end of the draw-out wiring 73 is located in the region between the semiconductor chip 41 and the lower end of the through wiring 71.
  • the second end of the draw-out wiring 73 is located in the region between the semiconductor chip 41 and the low-potential connection wiring 72.
  • the wiring portion extends along the first main surface 42 of the semiconductor chip 41 and extends in a band shape in the region between the first end and the second end.
  • the first connection plug electrode 74 is formed in the interlayer insulating layer 57 in the region between the through wiring 71 and the draw-out wiring 73, and is electrically connected to first ends of the through wiring 71 and the draw-out wiring 73.
  • the second connection plug electrode 75 is formed in the interlayer insulating layer 57 in the region between the low-potential connection wiring 72 and the draw-out wiring 73, and is electrically connected to second ends of the low-potential connection wiring 72 and the draw-out wiring 73.
  • the multiple pad plug electrodes 76 are formed in the uppermost insulating layer 56 in a region between the low potential terminal 11 (first low potential terminal 11A) and the through wiring 71, and are electrically connected to the upper ends of the low potential terminal 11 and the through wiring 71, respectively.
  • the multiple substrate plug electrodes 77 are formed in the lowermost insulating layer 55 in a region between the semiconductor chip 41 and the draw-out wiring 73. In this embodiment, the substrate plug electrodes 77 are formed in a region between the semiconductor chip 41 and the first ends of the draw-out wiring 73, and are electrically connected to the semiconductor chip 41 and the first ends of the draw-out wiring 73, respectively.
  • the multiple first high potential wirings 33 are electrically connected to the corresponding high potential terminals 12A-12D and the second inner ends 27 of the corresponding transformers 21A-21D (high potential coils 23).
  • the multiple first high potential wirings 33 each have a similar structure.
  • the structure of the first high potential wiring 33 connected to the first high potential terminal 12A and the first transformer 21A will be described as an example.
  • the structure of the other first high potential wirings 33 will be omitted, as the description of the structure of the first high potential wiring 33 connected to the first transformer 21A applies mutatis mutandis.
  • the first high-potential wiring 33 includes a high-potential connection wiring 81 and one or more (in this embodiment, multiple) pad plug electrodes 82.
  • the high-potential connection wiring 81 and the pad plug electrode 82 are preferably formed from the same conductive material as the low-potential coil 22, etc.
  • the high-potential connection wiring 81 and the pad plug electrode 82 preferably include a barrier layer and a main body layer, similar to the low-potential coil 22, etc.
  • the high-potential connection wiring 81 is formed in the second inner region 67 of the high-potential coil 23 in the same interlayer insulating layer 57 as the high-potential coil 23.
  • the high-potential connection wiring 81 is formed in an island shape and faces the high-potential terminal 12 (first high-potential terminal 12A) in the normal direction Z.
  • the high-potential connection wiring 81 is electrically connected to the second inner end 27 of the high-potential coil 23.
  • the high-potential connection wiring 81 is formed at a distance from the low-potential connection wiring 72 in a plan view and does not face the low-potential connection wiring 72 in the normal direction Z. This increases the insulation distance between the low-potential connection wiring 72 and the high-potential connection wiring 81, and increases the dielectric strength of the insulating layer 51.
  • the multiple pad plug electrodes 82 are formed in the uppermost insulating layer 56 in a region between the high potential terminal 12 (first high potential terminal 12A) and the high potential connection wiring 81, and are electrically connected to the high potential terminal 12 and the high potential connection wiring 81, respectively.
  • the multiple pad plug electrodes 82 each have a planar area less than the planar area of the high potential connection wiring 81 in a plan view.
  • the distance D1 between the low potential terminal 11 and the high potential terminal 12 is preferably greater than the distance D2 between the low potential coil 22 and the high potential coil 23 (D2 ⁇ D1).
  • the distance D1 is preferably greater than the total thickness DT of the multiple interlayer insulating layers 57 (DT ⁇ D1).
  • the ratio D2/D1 of the distance D2 to the distance D1 may be 0.01 or more and 0.1 or less.
  • the distance D1 is preferably 100 ⁇ m or more and 500 ⁇ m or less.
  • the distance D2 may be 1 ⁇ m or more and 50 ⁇ m or less.
  • the distance D2 is preferably 5 ⁇ m or more and 25 ⁇ m or less.
  • the values of the distance D1 and the distance D2 are arbitrary and are adjusted appropriately according to the dielectric strength voltage to be realized.
  • the semiconductor device 5 includes a dummy pattern 85 embedded in the insulating layer 51 so as to be positioned around the transformers 21A to 21D in a plan view.
  • the dummy pattern 85 is formed in a pattern (discontinuous pattern) different from the high potential coil 23 and the low potential coil 22, and is independent of the transformers 21A to 21D. In other words, the dummy pattern 85 does not function as a transformer 21A to 21D.
  • the dummy pattern 85 is formed as a shield conductor layer that shields the electric field between the low potential coil 22 and the high potential coil 23 in the transformers 21A to 21D and suppresses electric field concentration on the high potential coil 23.
  • the dummy pattern 85 is routed with a line density equal to the line density of the high potential coil 23 per unit area.
  • the line density of the dummy pattern 85 being equal to the line density of the high potential coil 23 means that the line density of the dummy pattern 85 falls within a range of ⁇ 20% of the line density of the high potential coil 23.
  • the depth position of the dummy pattern 85 inside the insulating layer 51 is arbitrary and is adjusted according to the electric field strength to be relaxed.
  • the dummy pattern 85 is preferably formed in a region closer to the high potential coil 23 than to the low potential coil 22 in the normal direction Z. Note that the dummy pattern 85 being closer to the high potential coil 23 in the normal direction Z means that the distance between the dummy pattern 85 and the high potential coil 23 in the normal direction Z is less than the distance between the dummy pattern 85 and the low potential coil 22.
  • the dummy pattern 85 is preferably formed in the same interlayer insulating layer 57 as the high-potential coil 23. In this case, electric field concentration on the high-potential coil 23 can be further appropriately suppressed.
  • the dummy pattern 85 includes multiple dummy patterns with different electrical states.
  • the dummy pattern 85 may include a high-potential dummy pattern.
  • the depth position of the high-potential dummy pattern 86 inside the insulating layer 51 is arbitrary and is adjusted according to the electric field strength to be relaxed.
  • the high-potential dummy pattern 86 is preferably formed in a region closer to the high-potential coil 23 than the low-potential coil 22 in the normal direction Z.
  • the high-potential dummy pattern 86 being closer to the high-potential coil 23 in the normal direction Z means that the distance between the high-potential dummy pattern 86 and the high-potential coil 23 in the normal direction Z is less than the distance between the high-potential dummy pattern 86 and the low-potential coil 22.
  • the dummy pattern 85 includes a floating dummy pattern formed in an electrically floating state within the insulating layer 51 so as to be positioned around the transformers 21A to 21D.
  • the floating dummy pattern is routed in dense lines so as to partially cover and partially expose the area around the high-potential coil 23 in a plan view.
  • the floating dummy pattern may be formed with ends or without ends.
  • the depth position of the floating dummy pattern inside the insulating layer 51 is arbitrary and is adjusted according to the electric field strength to be mitigated.
  • the number of floating lines is arbitrary and is adjusted according to the electric field to be mitigated.
  • the floating dummy pattern may be composed of multiple floating lines.
  • the semiconductor device 5 includes a second functional device 60 formed on the first main surface 42 of the semiconductor chip 41 in a device region 62.
  • the second functional device 60 is formed using a surface portion of the first main surface 42 of the semiconductor chip 41 and/or a region above the first main surface 42 of the semiconductor chip 41, and is covered by an insulating layer 51 (lowest insulating layer 55).
  • the second functional device 60 is shown in a simplified form by a dashed line drawn on the surface portion of the first main surface 42.
  • the second functional device 60 is electrically connected to the low potential terminal 11 via a low potential wiring, and is electrically connected to the high potential terminal 12 via a high potential wiring.
  • the low potential wiring has a structure similar to that of the first low potential wiring 31 (second low potential wiring 32), except that it is routed within the insulating layer 51 so as to be connected to the second functional device 60.
  • the high potential wiring has a structure similar to that of the first high potential wiring 33 (second high potential wiring 34), except that it is routed within the insulating layer 51 so as to be connected to the second functional device 60.
  • a specific description of the low potential wiring and high potential wiring related to the second functional device 60 will be omitted.
  • the second functional device 60 may include at least one of a passive device, a semiconductor rectifier device, and a semiconductor switching device.
  • the second functional device 60 may include a circuit network in which any two or more types of devices selected from the passive device, the semiconductor rectifier device, and the semiconductor switching device are selectively combined.
  • the circuit network may form part or all of an integrated circuit.
  • the passive device may include a semiconductor passive device.
  • the passive device may include either or both of a resistor and a capacitor.
  • the semiconductor rectifier device may include at least one of a pn junction diode, a PIN diode, a Zener diode, a Schottky barrier diode, and a fast recovery diode.
  • the semiconductor switching device may include at least one of a BJT [Bipolar Junction Transistor], a MISFET [Metal Insulator Semiconductor Field Effect Transistor], an IGBT [Insulated Gate Bipolar Junction Transistor], and a JFET [Junction Field Effect Transistor].
  • the semiconductor device 5 further includes a seal conductor 61 embedded in the insulating layer 51.
  • the seal conductor 61 is embedded in the insulating layer 51 in a wall shape at a distance from the insulating side walls 53A to 53D in a plan view, and divides the insulating layer 51 into a device region 62 and an outer region 63.
  • the seal conductor 61 prevents moisture and cracks from entering the device region 62 from the outer region 63.
  • the device region 62 is an area including the first functional device 45 (multiple transformers 21), the second functional device 60, multiple low potential terminals 11, multiple high potential terminals 12, the first low potential wiring 31, the second low potential wiring 32, the first high potential wiring 33, the second high potential wiring 34, and the dummy pattern 85.
  • the outer region 63 is an area outside the device region 62.
  • the seal conductor 61 is electrically isolated from the device region 62. Specifically, the seal conductor 61 is electrically isolated from the first functional device 45 (multiple transformers 21), the second functional device 60, the multiple low potential terminals 11, the multiple high potential terminals 12, the first low potential wiring 31, the second low potential wiring 32, the first high potential wiring 33, the second high potential wiring 34, and the dummy pattern 85. More specifically, the seal conductor 61 is fixed in an electrically floating state. The seal conductor 61 does not form a current path leading to the device region 62.
  • the seal conductor 61 is formed in a band shape along the insulating side walls 53 to 53D in a plan view.
  • the seal conductor 61 is formed in a square ring shape (specifically, a rectangular ring shape) in a plan view.
  • the seal conductor 61 defines a square-shaped (specifically, rectangular) device region 62 in a plan view.
  • the seal conductor 61 also defines a square-shaped (specifically, rectangular) outer region 63 that surrounds the device region 62 in a plan view.
  • the seal conductor 61 has an upper end on the insulating principal surface 52 side, a lower end on the semiconductor chip 41 side, and a wall extending in a wall shape between the upper end and the lower end.
  • the upper end of the seal conductor 61 is formed at a distance from the insulating principal surface 52 to the semiconductor chip 41 side, and is located within the insulating layer 51.
  • the upper end of the seal conductor 61 is covered by the uppermost insulating layer 56.
  • the upper end of the seal conductor 61 may be covered by one or more interlayer insulating layers 57.
  • the upper end of the seal conductor 61 may be exposed from the uppermost insulating layer 56.
  • the lower end of the seal conductor 61 is formed at a distance from the semiconductor chip 41 toward the upper end side.
  • the seal conductor 61 is embedded in the insulating layer 51 so as to be located on the semiconductor chip 41 side relative to the multiple low potential terminals 11 and multiple high potential terminals 12. Furthermore, the seal conductor 61 faces the first functional device 45 (multiple transformers 21), the first low potential wiring 31, the second low potential wiring 32, the first high potential wiring 33, the second high potential wiring 34, and the dummy pattern 85 in the insulating layer 51 in a direction parallel to the insulating principal surface 52.
  • the seal conductor 61 may face a part of the second functional device 60 in the insulating layer 51 in a direction parallel to the insulating principal surface 52.
  • the seal conductor 61 includes a plurality of seal plug conductors 64 and one or more (in this embodiment, multiple) seal via conductors 65.
  • the number of seal via conductors 65 is arbitrary.
  • the uppermost seal plug conductor 64 among the plurality of seal plug conductors 64 forms the upper end of the seal conductor 61.
  • the plurality of seal via conductors 65 each form the lower end of the seal conductor 61.
  • the seal plug conductor 64 and the seal via conductor 65 are preferably formed from the same conductive material as the low potential coil 22. In other words, the seal plug conductor 64 and the seal via conductor 65 preferably include a barrier layer and a main body layer, similar to the low potential coil 22, etc.
  • the multiple seal plug conductors 64 are embedded in the multiple interlayer insulating layers 57, and are each formed in a square ring shape (specifically, a rectangular ring shape) surrounding the device region 62 in a planar view.
  • the multiple seal plug conductors 64 are stacked from the bottom insulating layer 55 to the top insulating layer 56 so as to be connected to each other.
  • the number of stacked layers of the multiple seal plug conductors 64 matches the number of stacked layers of the multiple interlayer insulating layers 57.
  • one or more seal plug conductors 64 may be formed penetrating the multiple interlayer insulating layers 57.
  • a single annular seal conductor 61 is formed by an assembly of multiple seal plug conductors 64, it is not necessary for all of the multiple seal plug conductors 64 to be formed in an annular shape.
  • at least one of the multiple seal plug conductors 64 may be formed with ends.
  • at least one of the multiple seal plug conductors 64 may be divided into multiple strip-shaped portions with ends.
  • the multiple seal plug conductors 64 are formed in an endless (annular) shape.
  • the multiple seal via conductors 65 are each formed in the area between the semiconductor chip 41 and the seal plug conductor 64 in the bottom insulating layer 55.
  • the multiple seal via conductors 65 are formed at a distance from the semiconductor chip 41 and are connected to the seal plug conductor 64.
  • the multiple seal via conductors 65 have a planar area less than the planar area of the seal plug conductor 64.
  • the single seal via conductor 65 may have a planar area equal to or greater than the planar area of the seal plug conductor 64.
  • the width of the sealing conductor 61 may be 0.1 ⁇ m or more and 10 ⁇ m or less.
  • the width of the sealing conductor 61 is preferably 1 ⁇ m or more and 5 ⁇ m or less.
  • the width of the sealing conductor 61 is defined by the width in a direction perpendicular to the direction in which the sealing conductor 61 extends.
  • the semiconductor device 5 further includes an isolation structure 130 that is interposed between the semiconductor chip 41 and the seal conductor 61 and electrically isolates the seal conductor 61 from the semiconductor chip 41.
  • the isolation structure 130 preferably includes an insulator.
  • the isolation structure 130 is made of a field insulating film 131 formed on the first main surface 42 of the semiconductor chip 41.
  • the field insulating film 131 includes at least one of an oxide film (silicon oxide film) and a nitride film (silicon nitride film).
  • the field insulating film 131 is preferably made of a LOCOS (local oxidation of silicon) film, which is an example of an oxide film formed by oxidizing the first main surface 42 of the semiconductor chip 41.
  • the thickness of the field insulating film 131 is arbitrary as long as it can insulate the semiconductor chip 41 and the seal conductor 61.
  • the thickness of the field insulating film 131 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the isolation structure 130 is formed on the first main surface 42 of the semiconductor chip 41, and extends in a band shape along the seal conductor 61 in a planar view.
  • the isolation structure 130 is formed in a square ring shape (specifically, a rectangular ring shape) in a planar view.
  • the isolation structure 130 has a connection portion 132 to which the lower end portion (seal via conductor 65) of the seal conductor 61 is connected.
  • the connection portion 132 may form an anchor portion in which the lower end portion (seal via conductor 65) of the seal conductor 61 is embedded toward the semiconductor chip 41.
  • the connection portion 132 may be formed flush with the main surface of the isolation structure 130.
  • the separation structure 130 includes an inner end 130A on the device region 62 side, an outer end 130B on the outer region 63 side, and a main body 130C between the inner end 130A and the outer end 130B.
  • the inner end 130A defines the region in which the second functional device 60 is formed (i.e., the device region 62) in a plan view.
  • the inner end 130A may be formed integrally with an insulating film (not shown) formed on the first main surface 42 of the semiconductor chip 41.
  • the outer end 130B is exposed from the chip sidewalls 44A to 44D of the semiconductor chip 41 and is continuous with the chip sidewalls 44A to 44D of the semiconductor chip 41. More specifically, the outer end 130B is formed flush with the chip sidewalls 44A to 44D of the semiconductor chip 41. The outer end 130B forms a flush ground surface between the chip sidewalls 44A to 44D of the semiconductor chip 41 and the insulating sidewalls 53A to 53D of the insulating layer 51. Of course, in other embodiments, the outer end 130B may be formed in the first main surface 42 at a distance from the chip sidewalls 44A to 44D.
  • the main body 130C has a flat surface that extends approximately parallel to the first main surface 42 of the semiconductor chip 41.
  • the main body 130C has a connection portion 132 to which the lower end portion (seal via conductor 65) of the seal conductor 61 is connected.
  • the connection portion 132 is formed in a portion of the main body 130C that is spaced apart from the inner end portion 130A and the outer end portion 130B.
  • the isolation structure 130 can take various forms in addition to the field insulating film 131.
  • the semiconductor device 5 further includes an inorganic insulating layer 140 formed on the insulating principal surface 52 of the insulating layer 51 so as to cover the seal conductor 61.
  • the inorganic insulating layer 140 may be referred to as a passivation layer.
  • the inorganic insulating layer 140 protects the insulating layer 51 and the semiconductor chip 41 from above the insulating principal surface 52.
  • the inorganic insulating layer 140 has a laminated structure including a first inorganic insulating layer 141 and a second inorganic insulating layer 142.
  • the first inorganic insulating layer 141 may include silicon oxide.
  • the first inorganic insulating layer 141 preferably includes USG (undoped silicate glass), which is silicon oxide without added impurities.
  • the thickness of the first inorganic insulating layer 141 may be 50 nm or more and 5000 nm or less.
  • the second inorganic insulating layer 142 may include silicon nitride.
  • the thickness of the second inorganic insulating layer 142 may be 500 nm or more and 5000 nm or less.
  • the breakdown voltage (V/cm) of the USG exceeds the breakdown voltage (V/cm) of silicon nitride. Therefore, when thickening the inorganic insulating layer 140, it is preferable to form the first inorganic insulating layer 141 thicker than the second inorganic insulating layer 142.
  • the first inorganic insulating layer 141 may contain at least one of BPSG (boron doped phosphor silicate glass) and PSG (phosphorus silicate glass), which are examples of silicon oxide. However, in this case, since impurities (boron or phosphorus) are contained in the silicon oxide, it is particularly preferable to form the first inorganic insulating layer 141 made of USG in order to increase the dielectric strength on the high-potential coil 23.
  • the inorganic insulating layer 140 may have a single-layer structure made of either the first inorganic insulating layer 141 or the second inorganic insulating layer 142.
  • the inorganic insulating layer 140 covers the entire area of the sealing conductor 61, and has a plurality of low potential pad openings 143 and a plurality of high potential pad openings 144 formed in the area outside the sealing conductor 61.
  • the plurality of low potential pad openings 143 expose the plurality of low potential terminals 11, respectively.
  • the plurality of high potential pad openings 144 expose the plurality of high potential terminals 12, respectively.
  • the inorganic insulating layer 140 may have an overlap portion that rides up on the peripheral portion of the low potential terminal 11.
  • the inorganic insulating layer 140 may have an overlap portion that rides up on the peripheral portion of the high potential terminal 12.
  • the semiconductor device 5 further includes an organic insulating layer 145 formed on the inorganic insulating layer 140.
  • the organic insulating layer 145 may include a photosensitive resin.
  • the organic insulating layer 145 may include at least one of polyimide, polyamide, and polybenzoxazole. In this embodiment, the organic insulating layer 145 includes polyimide.
  • the thickness of the organic insulating layer 145 may be 1 ⁇ m or more and 50 ⁇ m or less.
  • the thickness of the organic insulating layer 145 is preferably greater than the total thickness of the inorganic insulating layer 140. Furthermore, the total thickness of the inorganic insulating layer 140 and the organic insulating layer 145 is preferably greater than or equal to the distance D2 between the low potential coil 22 and the high potential coil 23. In this case, the total thickness of the inorganic insulating layer 140 is preferably greater than or equal to 2 ⁇ m and less than or equal to 10 ⁇ m. Furthermore, the thickness of the organic insulating layer 145 is preferably greater than or equal to 5 ⁇ m and less than or equal to 50 ⁇ m.
  • These structures can suppress the thickening of the inorganic insulating layer 140 and the organic insulating layer 145, while at the same time, the laminated film of the inorganic insulating layer 140 and the organic insulating layer 145 can appropriately increase the dielectric strength voltage on the high potential coil 23.
  • the organic insulating layer 145 includes a first portion 146 covering the region on the low potential side and a second portion 147 covering the region on the high potential side.
  • the first portion 146 covers the seal conductor 61 with the inorganic insulating layer 140 in between.
  • the first portion 146 has a plurality of low potential terminal openings 148 that expose a plurality of low potential terminals 11 (low potential pad openings 143) in the region outside the seal conductor 61.
  • the first portion 146 may have an overlap portion that rises onto the periphery (overlap portion) of the low potential pad opening 143.
  • the second portion 147 is formed at a distance from the first portion 146, exposing the inorganic insulating layer 140 between the second portion 147 and the first portion 146.
  • the second portion 147 has a plurality of high potential terminal openings 149 that respectively expose a plurality of high potential terminals 12 (high potential pad openings 144).
  • the second portion 147 may have an overlap portion that rises onto the periphery (overlap portion) of the high potential pad opening 144.
  • the second portion 147 collectively covers the transformers 21A-21D and the dummy pattern 85. Specifically, the second portion 147 collectively covers the multiple high potential coils 23, the multiple high potential terminals 12, the first high potential dummy pattern 87, the second high potential dummy pattern 88, and the floating dummy pattern 121.
  • the embodiments of the present invention can be implemented in further different forms.
  • an example was described in which a first functional device 45 and a second functional device 60 were formed.
  • a form having only the second functional device 60 without the first functional device 45 may also be adopted.
  • the dummy pattern 85 may be removed.
  • the second functional device 60 can achieve the same effects as those described in the first embodiment (excluding the effects associated with the dummy pattern 85).
  • the second functional device 60 was formed.
  • the second functional device 60 is not necessarily required and may be removed.
  • the dummy pattern 85 was formed.
  • the dummy pattern 85 is not necessarily required and may be removed.
  • the first functional device 45 is a multi-channel type that includes multiple transformers 21.
  • a first functional device 45 that is a single-channel type that includes a single transformer 21 may also be used.
  • ⁇ Transformer arrangement> 9 is a plan view (top view) showing a schematic example of a transformer arrangement in a two-channel transformer chip 300 (corresponding to the semiconductor device 5 described above).
  • the transformer chip 300 in this figure has a first transformer 301, a second transformer 302, a third transformer 303, a fourth transformer 304, a first guard ring 305, a second guard ring 306, pads a1 to a8, pads b1 to b8, pads c1 to c4, and pads d1 to d4.
  • pads a1 and b1 are connected to one end of the secondary coil L1s forming the first transformer 301, and pads c1 and d1 are connected to the other end of the secondary coil L1s.
  • Pads a2 and b2 are connected to one end of the secondary coil L2s forming the second transformer 302, and pads c1 and d1 are connected to the other end of the secondary coil L2s.
  • pads a3 and b3 are connected to one end of the secondary coil L3s forming the third transformer 303, and pads c2 and d2 are connected to the other end of the secondary coil L3s.
  • Pads a4 and b4 are connected to one end of the secondary coil L4s forming the fourth transformer 304, and pads c2 and d2 are connected to the other end of the secondary coil L4s.
  • the primary coil forming the first transformer 301, the primary coil forming the second transformer 302, the primary coil forming the third transformer 303, and the primary coil forming the fourth transformer 304 are not shown in this diagram.
  • the primary coils basically have the same configuration as the secondary coils L1s to L4s, and are arranged directly below each of the secondary coils L1s to L4s, facing the secondary coils L1s to L4s, respectively.
  • pads a5 and b5 are connected to one end of the primary coil forming the first transformer 301, and pads c3 and d3 are connected to the other end of the primary coil. Also, pads a6 and b6 are connected to one end of the primary coil forming the second transformer 302, and pads c3 and d3 are connected to the other end of the primary coil.
  • pads a7 and b7 are connected to one end of the primary coil forming the third transformer 303, and pads c4 and d4 are connected to the other end of the primary coil. Furthermore, pads a8 and b8 are connected to one end of the primary coil forming the fourth transformer 304, and pads c4 and d4 are connected to the other end of the primary coil.
  • pads a5 to a8, pads b5 to b8, pads c3 and c4, and pads d3 and d4 are pulled out from the inside of the transformer chip 300 to the surface through vias (not shown).
  • pads a1 to a8 correspond to first current supply pads
  • pads b1 to b8 correspond to first voltage measurement pads
  • pads c1 to c4 correspond to second current supply pads
  • pads d1 to d4 correspond to second voltage measurement pads.
  • the series resistance component of each coil can be accurately measured during the defective product inspection. This makes it possible to not only reject defective products where each coil has a break in the wire, but also to appropriately reject defective products where the resistance value of each coil is abnormal (for example, a short circuit between coils), which in turn makes it possible to prevent defective products from being released onto the market.
  • the above-mentioned multiple pads can be used as a connection means with the primary side chip and the secondary side chip (for example, the aforementioned controller chip 210 and driver chip 220).
  • pads a1 and b1, pads a2 and b2, pads a3 and b3, and pads a4 and b4 may be connected to the signal input or output terminals of the secondary chip, respectively.
  • pads c1 and d1, and pads c2 and d2 may be connected to the common voltage application terminal (GND2) of the secondary chip, respectively.
  • pads a5 and b5, pads a6 and b6, pads a7 and b7, and pads a8 and b8 may be connected to the signal input or output terminals of the primary chip, respectively.
  • pads c3 and d3, and pads c4 and d4 may be connected to the common voltage application terminal (GND1) of the primary chip, respectively.
  • the first transformer 301 to the fourth transformer 304 are arranged in a coupled manner according to the respective signal transmission directions.
  • the first transformer 301 and the second transformer 302 which transmit signals from the primary chip to the secondary chip are arranged as a first pair by the first guard ring 305.
  • the third transformer 303 and the fourth transformer 304, which transmit signals from the secondary chip to the primary chip are arranged as a second pair by the second guard ring 306.
  • the reason for this coupling is to ensure a sufficient withstand voltage between the primary coil and the secondary coil when the primary coil and the secondary coil that respectively form the first transformer 301 to the fourth transformer 304 are stacked vertically on the substrate of the transformer chip 300.
  • the first guard ring 305 and the second guard ring 306 are not necessarily essential components.
  • the first guard ring 305 and the second guard ring 306 may be connected to a low impedance wiring such as a ground terminal via pads e1 and e2, respectively.
  • pads c1 and d1 are shared between the secondary coil L1s and secondary coil L2s.
  • Pads c2 and d2 are shared between the secondary coil L3s and secondary coil L4s.
  • Pads c3 and d3 are shared between the primary coil L1p and primary coil L2p.
  • Pads c4 and d4 are shared between the corresponding primary coils. This configuration makes it possible to reduce the number of pads and miniaturize the transformer chip 300.
  • transformer arrangement in this diagram is merely one example, and the number, shape, and arrangement of the coils, as well as the arrangement of the pads, are optional.
  • chip structure and transformer arrangement that have been explained so far can be applied to semiconductor devices in general that integrate coils on a semiconductor chip.
  • a signal transmission device that transmits signals between a primary circuit system and a secondary circuit system while electrically isolating them is supplied with power from the power supplies of the primary circuit system and the secondary circuit system.
  • the power supplies of the primary circuit system and the secondary circuit system each have sufficient current supply capacity.
  • the side that transmits the signal e.g., the primary circuit system
  • the power supply of the primary circuit system is unstable or insufficient, the signal transmission from the primary circuit system to the secondary circuit system may be hindered.
  • the primary circuit system can be the detection system (the side that transmits the signal), and the secondary circuit system can be the monitoring and control system (the side that receives the signal). In this case, the primary circuit system may not have a power source that can stably supply a large current.
  • the following proposes a signal transmission device that is unlikely to cause problems in transmitting signals from the primary circuit system to the secondary circuit system, even if the power supply for the primary circuit system is unstable or insufficient.
  • a signal transmission device 400 of this embodiment is a semiconductor integrated circuit device that transmits an input pulse signal IN of a primary circuit system 400p as an output pulse signal OUT of a secondary circuit system 400s while electrically insulating the primary circuit system 400p (VCC1-GND1 system) from a secondary circuit system 400s (VCC2-GND2 system).
  • the signal transmission device 400 can be widely used in general applications that require signal transmission between the primary circuit system 400p and the secondary circuit system 400s while isolating them (such as an isolated comparator, an isolated amplifier or an isolated ADC, or a motor driver or DC/DC converter that handles high voltages).
  • the signal transmission device 400 may include a first chip 410, a second chip 420, and a third chip 430.
  • the first chip 410, the second chip 420, and the third chip 430 may be sealed in a single package.
  • the first chip 410 integrates a switch circuit 411 provided in the primary circuit system 400p.
  • the switch circuit 411 operates by receiving a power supply voltage VCC1 from a power supply (not shown) of the primary circuit system 400p.
  • the second chip 420 integrates the drive circuit 421, the receiver circuit 422, and the buffer 423 provided in the secondary circuit system 400s.
  • the drive circuit 421, the receiver circuit 422, and the buffer 423 all operate by receiving a power supply voltage VCC2 from a power supply (not shown) of the secondary circuit system 400s.
  • the power supply of the secondary circuit system 400s has the ability to stably supply a larger current than the power supply of the primary circuit system 400p.
  • Insulating elements 431 and 432 are integrated in the third chip 430, which electrically insulate the primary circuit system 400p from the secondary circuit system 400s while providing a signal transmission path between them.
  • the insulating elements 431 and 432 correspond to the first insulating element and the second insulating element, respectively.
  • the insulating elements 431 and 432 may both be transformers. That is, the insulating element 431 includes a pair of a primary coil 431p and a secondary coil 431s that can be electromagnetically coupled to each other. Similarly, the insulating element 432 includes a pair of a primary coil 432p and a secondary coil 432s that can be electromagnetically coupled to each other.
  • the switch circuit 411 switches the connection state between the insulating element 431 and the insulating element 432 in response to a positive-phase input pulse signal INP and a negative-phase input pulse signal INN that are differentially input from outside the signal transmission device 400.
  • the switch circuit 411 includes a comparator CMP and a switch element SW1 (e.g., an analog switch).
  • the comparator CMP compares the positive-phase input pulse signal INP input to the non-inverting input terminal (+) with the negative-phase input pulse signal INN input to the inverting input terminal (-) to output an input pulse signal IN.
  • the input pulse signal IN is at a high level when INP>INN.
  • the input pulse signal is at a low level when INP ⁇ INN.
  • the logical levels of the positive-phase input pulse signal INP and the negative-phase input pulse signal INN are inverted from each other.
  • the first end of the switch element SW1 is connected to a first end of the primary coil 431p that forms the insulating element 431.
  • the second end of the switch element SW2 is connected to a first end of the primary coil 432p that forms the insulating element 432.
  • the second ends of the primary coils 431p and 432p are connected to each other.
  • the switch element SW1 is connected in series between the primary coil 431p of the insulating element 431 and the primary coil 432p of the insulating element 432.
  • the switch element SW1 is connected to form a closed loop together with the primary coils 431p and 432p of the insulating elements 431 and 432, respectively.
  • the switch element SW1 is turned on, for example, when the input pulse signal IN is at a high level. At this time, electrical continuity is established between the primary coil 431p of the insulation element 431 and the primary coil 432p of the insulation element 432. On the other hand, the switch element SW1 is turned off, for example, when the input pulse signal IN is at a low level. At this time, electrical continuity is established between the primary coil 431p of the insulation element 431 and the primary coil 432p of the insulation element 432.
  • the drive circuit 421 periodically or continuously pulses the first signal Po applied to the secondary coil 432s of the insulating element 431 (details will be described later).
  • the receiving circuit 422 detects the second signal Ri output from the insulating element 432 and generates an output pulse signal OUT according to the input pulse signal IN.
  • the buffer 423 adjusts the waveform of the output pulse signal OUT and outputs it to the outside of the signal transmission device 400.
  • the insulating element 431 transmits a single-phase first signal Po from the secondary circuit system 400s to the primary circuit system 400p.
  • the insulating element 431 functions as a percussion insulating element.
  • the insulating element 432 transmits a single-phase second signal Ri from the primary circuit system 400p to the secondary circuit system 400s.
  • the insulating element 432 functions as a response insulating element.
  • the switch circuit 411 switches the connection state between the isolation element 431 and the isolation element 432 to a first connection state in which the isolation element 432 is driven by the first signal Po.
  • the switch circuit 411 switches the connection state between the isolation element 431 and the isolation element 432 to a second connection state in which the isolation element 432 is not driven by the first signal Po.
  • the receiving circuit 422 can identify the logic level of the input pulse signal IN by detecting whether or not the second signal Ri is generated in the secondary coil 432s of the insulating element 432. For example, when the receiving circuit 422 receives the second signal Ri, it identifies that the input pulse signal IN is at a high level and sets the output pulse signal OUT to a high level. On the other hand, when the receiving circuit 422 does not receive the second signal Ri, it identifies that the input pulse signal IN is at a low level and sets the output pulse signal OUT to a low level.
  • the signal transmission device 400 of this embodiment employs a reflective isolated communication method in which the primary circuit system 400p responds to a sounding from the secondary circuit system 400s. Therefore, when driving the primary coil 432p of the insulating element 432, the primary circuit system 400p only needs to perform switch control in response to the input pulse signal IN. Therefore, even if the power supply (not shown) of the primary circuit system 400p is unstable or insufficient in capacity, there is little disruption to signal transmission from the primary circuit system 400p to the secondary circuit system 400s.
  • the drive circuit 421 and the receiver circuit 422 are both integrated into a common second chip 420. Therefore, in the signal transmission device 400 of this embodiment, stable signal transmission can be achieved without requiring a margin design that takes into account various combinations of different power supply voltages VCC1 and VCC2.
  • the receiving sensitivity of the second signal Ri may be adjusted according to the transmission strength of the first signal Po.
  • FIG. 11 is a diagram showing a first operation example (intermittent) of the first embodiment. From the top, the diagram shows an input pulse signal IN, a first signal Po, a second signal Ri, and an output pulse signal OUT.
  • the drive circuit 421 may periodically drive (e.g., pulse drive) the first signal Po applied to the secondary coil 431s of the insulating element 431.
  • the receiving circuit 422 sets the output pulse signal OUT to a high level when an induced pulse of the second signal Ri is detected.
  • the receiving circuit 422 sets the output pulse signal OUT to a low level when an induced pulse of the second signal Ri is not detected.
  • FIG. 12 is a diagram showing a second operation example (continuous) of the first embodiment.
  • the input pulse signal IN, the first signal Po, the second signal Ri, and the output pulse signal OUT are depicted.
  • the drive circuit 421 may continuously drive (e.g., sine wave drive) the first signal Po applied to the secondary coil 431s of the insulating element 431.
  • the receiving circuit 422 sets the output pulse signal OUT to a high level when a sine wave of the second signal Ri is detected.
  • the receiving circuit 422 sets the output pulse signal OUT to a low level when a sine wave of the second signal Ri is not detected.
  • ⁇ Signal Transmission Device (Second Embodiment)> 13 is a diagram showing a second embodiment of a signal transmission device.
  • a signal transmission device 400 of this embodiment is based on the first embodiment (FIG. 10) described above, but the configuration of a switch circuit 411 is changed.
  • the switch circuit 411 includes an inverter INV and a switch element SW2 instead of the switch element SW1 described above.
  • the first end of the switch element SW2 is connected to the first end of the primary coil 431p.
  • the second end of the switch element SW2 is connected to the second end of the primary coil 431p.
  • the switch element SW2 may be connected in parallel to the primary coil 431p.
  • the first ends of the primary coils 431p and 432p are connected to each other.
  • the second ends of the primary coils 431p and 432p are connected to each other. In other words, the primary coils 431p and 432p are connected to form a closed loop.
  • the inverter INV generates an inverted input pulse signal INB by inverting the logical level of the input pulse signal IN.
  • the inverted input pulse signal INB is at a low level when the input pulse signal IN is at a high level.
  • the inverted input pulse signal INB is at a high level when the input pulse signal IN is at a low level.
  • the switch element SW2 is turned on, for example, when the inverted input pulse signal INB is at a high level. At this time, both ends of the primary coil 431p are short-circuited. On the other hand, the switch element SW2 is turned off, for example, when the inverted input pulse signal INB is at a low level. At this time, both ends of the primary coil 431p are open.
  • the switch circuit 411 switches the connection state between the isolation element 431 and the isolation element 432 to a first connection state in which the isolation element 432 is driven by the first signal Po.
  • the switch circuit 411 switches the connection state between the isolation element 431 and the isolation element 432 to a second connection state in which the isolation element 432 is not driven by the first signal Po.
  • the receiving circuit 422 can identify the logic level of the input pulse signal IN by detecting whether or not the second signal Ri is generated in the secondary coil 432s of the insulating element 432. For example, when the receiving circuit 422 receives the second signal Ri, it identifies that the input pulse signal IN is at a high level and sets the output pulse signal OUT to a high level. On the other hand, when the receiving circuit 422 does not receive the second signal Ri, it identifies that the input pulse signal IN is at a low level and sets the output pulse signal OUT to a low level. In this respect, there is no difference from the first embodiment (FIG. 10) described above.
  • the switch element SW2 is connected in parallel to the primary coil 431p of the insulating element 431, but for example, the switch element SW2 may be connected in parallel to the primary coil 432p of the insulating element 432. Also, the switch elements SW1 and SW2 may be provided in combination.
  • ⁇ Signal Transmission Device (Third Embodiment)> 14 is a diagram showing a third embodiment of a signal transmission device.
  • a signal transmission device 400 of this embodiment is based on the second embodiment (FIG. 13) described above, but the configuration of a switch circuit 411 is changed.
  • the aforementioned insulating element 432 includes a positive-phase insulating element 432P and a negative-phase insulating element 432N, and the output signals of the positive-phase insulating element 432P and the negative-phase insulating element 432N are differentially output as second signals RiP and RiN.
  • the positive-phase insulating element 432P and the negative-phase insulating element 432N may both be transformers.
  • the positive-phase insulating element 432P includes a pair of a primary coil 432Pp and a secondary coil 432Ps that can be electromagnetically coupled to each other.
  • the negative-phase insulating element 432N includes a pair of a primary coil 432Np and a secondary coil 432Ns that can be electromagnetically coupled to each other.
  • switch circuit 411 includes switch elements SW3 and SW4 instead of the previously mentioned switch element SW2.
  • the first end of the switch element SW3 is connected to the first end of the primary coil 432Pp.
  • the second end of the switch element SW3 is connected to the second end of the primary coil 432Pp. In other words, the switch element SW3 is connected in parallel to the primary coil 432Pp.
  • the first end of the switch element SW4 is connected to the first end of the primary coil 432Np.
  • the second end of the switch element SW4 is connected to the second end of the primary coil 432Np. In other words, the switch element SW4 is connected in parallel to the primary coil 432Np.
  • the first ends of the primary coils 431p and 432Pp are connected to each other.
  • the second ends of the primary coils 432Pp and 432Np are both connected to the ground terminal.
  • the second end of the primary coil 431p and the first end of the primary coil 432Np are connected to each other.
  • the primary coils 431p, 432Pp, and 432Np are connected to form a closed loop.
  • the switch element SW3 is turned on, for example, when the inverted input pulse signal INB is at a high level. At this time, both ends of the primary coil 432Pp are short-circuited. On the other hand, the switch element SW3 is turned off, for example, when the inverted input pulse signal INB is at a low level. At this time, both ends of the primary coil 432Pp are open.
  • the switch element SW4 is turned on, for example, when the input pulse signal IN is at a high level. At this time, both ends of the primary coil 432Np are short-circuited. On the other hand, the switch element SW4 is turned off, for example, when the input pulse signal IN is at a low level. At this time, both ends of the primary coil 432Np are open.
  • the primary coil 432Pp of the positive-phase insulating element 432P is driven by the first signal Po (more precisely, an induced signal corresponding to the first signal Po) generated in the primary coil 431p of the insulating element 431.
  • a negative-phase second signal RiN is not generated in the secondary coil 432Ns of the negative-phase insulating element 432N.
  • the switch circuit 411 switches the connection state between the isolation element 431 and the isolation element 432 to a first connection state in which the positive phase isolation element 432P is driven by the first signal Po.
  • the primary coil 432Np of the negative-phase insulating element 432N is driven by the first signal Po (more precisely, an induced signal corresponding to the first signal Po) generated in the primary coil 431p of the insulating element 431.
  • a positive-phase second signal RiP is not generated in the secondary coil 432Ps of the positive-phase insulating element 432P.
  • the switch circuit 411 switches the connection state between the isolation element 431 and the isolation element 432 to a second connection state in which the negative phase isolation element 432N is driven by the first signal Po.
  • the receiving circuit 422 can identify the logic level of the input pulse signal IN by detecting the difference between the positive-phase second signal RiP and the negative-phase second signal RiN.
  • the receiving circuit 422 may determine that the input pulse signal IN is at a high level and set the output pulse signal OUT to a high level. Also, for example, when the difference (RiP-RiN) obtained by subtracting the negative-phase second signal RiN from the positive-phase second signal RiP is greater than a predetermined threshold (for example, positive threshold+Vth), the receiving circuit 422 may determine that the input pulse signal IN is at a high level and set the output pulse signal OUT to a high level.
  • a predetermined threshold for example, positive threshold+Vth
  • the receiving circuit 422 may determine that the input pulse signal IN is at a low level and set the output pulse signal OUT to a low level. Also, for example, when the difference (RiP-RiN) obtained by subtracting the negative-phase second signal RiN from the positive-phase second signal RiP is smaller than a predetermined threshold (for example, negative threshold-Vth), the receiving circuit 422 may determine that the input pulse signal IN is at a low level and set the output pulse signal OUT to a low level.
  • a predetermined threshold for example, negative threshold-Vth
  • CMTI common mode transient immunity
  • FIG. 15 is a diagram showing an example of operation of the third embodiment. From the top, the diagram depicts an input pulse signal IN, a first signal Po, a positive-phase second signal RiP, a negative-phase second signal RiN, and an output pulse signal OUT. As shown in the diagram, the drive circuit 421 may periodically drive (e.g., pulse drive) the first signal Po applied to the secondary coil 431s of the insulating element 431.
  • the drive circuit 421 may periodically drive (e.g., pulse drive) the first signal Po applied to the secondary coil 431s of the insulating element 431.
  • the receiving circuit 422 detects that RiP>RiN (or RiP-RiN>+Vth) and sets the output pulse signal OUT to a high level.
  • the receiving circuit 422 detects that RiP ⁇ RiN (or RiP-RiN ⁇ -Vth) and sets the output pulse signal OUT to a low level.
  • ⁇ Signal Transmission Device (Fourth Embodiment)> 16 is a diagram showing a fourth embodiment of a signal transmission device.
  • a signal transmission device 400 of this embodiment is based on the third embodiment (FIG. 14) described above, but the configuration of the switch circuit 411 is changed.
  • the switch circuit 411 includes switch elements SW5 and SW6 instead of the switch elements SW3 and SW4 described above.
  • each of the switch elements SW5 and SW6 is connected to the first end of the primary coil 431p.
  • the second end of the switch element SW5 is connected to the second end of the primary coil 432Pp.
  • the second end of the switch element SW6 is connected to the first end of the primary coil 432Np.
  • the second end of the primary coil 431p is connected to the second ends of the primary coils 432Pp and 432Np.
  • the switch element SW5 is connected to form a closed loop together with the primary coils 431p and 432Pp.
  • the switch element SW6 is connected to form a closed loop together with the primary coils 431p and 432Np.
  • the switch element SW5 is turned on, for example, when the input pulse signal IN is at a high level. At this time, electrical continuity is established between the primary coil 431p of the insulation element 431 and the primary coil 432Pp of the positive-phase insulation element 432P. On the other hand, the switch element SW5 is turned off, when the input pulse signal IN is at a low level. At this time, electrical continuity is established between the primary coil 431p of the insulation element 431 and the primary coil 432Pp of the positive-phase insulation element 432P.
  • the switch element SW6 is turned on, for example, when the inverted input pulse signal INB is at a high level. At this time, electrical continuity is established between the primary coil 431p of the insulation element 431 and the primary coil 432Np of the negative-phase insulation element 432N. On the other hand, the switch element SW6 is turned off, when the inverted input pulse signal INB is at a low level. At this time, electrical continuity is established between the primary coil 431p of the insulation element 431 and the primary coil 432Np of the negative-phase insulation element 432N.
  • the receiving circuit 422 can identify the logic level of the input pulse signal IN by detecting the difference between the positive-phase second signal RiP and the negative-phase second signal RiN. In this respect, it is no different from the third embodiment ( Figure 14) mentioned above.
  • FIG. 17 is a diagram showing a fifth embodiment of a signal transmission device.
  • a signal transmission device 400 of this embodiment is based on the fourth embodiment (Fig. 15) described above, but has a modified configuration of a switch circuit 411. In accordance with this figure, in the switch circuit 411, the switch element SW5 described above is always in an off state.
  • the receiving circuit 422 can identify the logical level of the input pulse signal IN by detecting the difference between the positive-phase second signal RiP and the negative-phase second signal RiN. In this respect, it is no different from the third embodiment (FIG. 14) mentioned above. Furthermore, if the second signals RiP and RiN are differential, it is possible to enjoy the advantage of excellent tolerance to common-mode transient voltages.
  • the receiving circuit 422 identifies the logic level of the input pulse signal IN by detecting the presence or absence of the negative-phase second signal RiN. In this respect, it can be said that the configuration is similar to that of the first embodiment ( Figure 10) mentioned above.
  • ⁇ Signal Transmission Device (Sixth Embodiment)> 18 is a diagram showing a sixth embodiment of a signal transmission device.
  • a signal transmission device 400 of this embodiment is based on the first embodiment (FIG. 10) described above, but includes insulating elements 433 and 434 (both of which are capacitors) instead of insulating elements 431 and 432 (both of which are transformers).
  • the insulating element 433 includes a positive-phase insulating element 433P and a negative-phase insulating element 433N.
  • the positive-phase insulating element 433P and the negative-phase insulating element 433N transmit differential first signals PoP and PoN, respectively, from the secondary circuit system 400s to the primary circuit system 400p.
  • the first signals PoP and PoN are driven in opposite phases to each other.
  • the insulating element 433 functions as a percussion insulating element.
  • the insulating element 434 includes a positive-phase insulating element 434P and a negative-phase insulating element 434N.
  • the positive-phase insulating element 434P and the negative-phase insulating element 434N transmit differential second signals RiP and RiN, respectively, from the primary circuit system 400p to the secondary circuit system 400s.
  • the insulating element 434 functions as a response insulating element.
  • the first ends of the positive-phase insulating element 433P, the negative-phase insulating element 433N, the positive-phase insulating element 434P, and the negative-phase insulating element 434N are all provided in the primary circuit system 400p.
  • the second ends of the positive-phase insulating element 433P, the negative-phase insulating element 433N, the positive-phase insulating element 434P, and the negative-phase insulating element 434N are all provided in the secondary circuit system 400s.
  • the first ends of the positive-phase insulating element 433P and the positive-phase insulating element 434P are connected to each other.
  • the first ends of the negative-phase insulating element 433N and the negative-phase insulating element 434N are connected to each other.
  • the signal transmission device 400 of this embodiment has a modified configuration of the switch circuit 411.
  • the switch circuit 411 includes an inverter INV and switch elements SW7 and SW8 instead of the previously described switch element SW1.
  • Switch element SW7 is connected between the first terminal of each of the positive-phase insulating elements 433P and 434P and a fixed potential terminal (e.g., a ground terminal).
  • Switch element SW8 is connected between the first terminal of each of the negative-phase insulating elements 433N and 434N and a fixed potential terminal (e.g., a ground terminal).
  • Both switch elements SW7 and SW8 are turned on when the inverted input pulse signal INB is at a high level. At this time, the first terminals of the positive phase insulating element 433P, the negative phase insulating element 433N, the positive phase insulating element 434P, and the negative phase insulating element 434N are electrically connected to the fixed potential terminal. On the other hand, both switch elements SW7 and SW8 are turned off when the inverted input pulse signal INB is at a low level. At this time, the first terminals of the positive phase insulating element 433P, the negative phase insulating element 433N, the positive phase insulating element 434P, and the negative phase insulating element 434N are electrically disconnected from the fixed potential terminal.
  • the switch circuit 411 switches the connection state between the isolation element 433 and the isolation element 434 to a first connection state in which the isolation element 434 is driven by the first signals PoP and PoN.
  • the input pulse signal IN is at a low level
  • the switch circuit 411 switches the connection state between the isolation element 433 and the isolation element 434 to a second connection state in which the isolation element 434 is not driven by the first signals PoP and PoN.
  • the receiving circuit 422 can identify the logic level of the input pulse signal IN by detecting the difference between the positive-phase second signal RiP and the negative-phase second signal RiN. In this respect, there is no difference from the third embodiment (FIG. 14) and the fourth embodiment (FIG. 16) described above.
  • the signal transmission format is not limited to this, and a single-phase signal may be transmitted.
  • the negative-phase isolation elements 433N and 434N and the switch element SW8 may both be omitted.
  • FIG. 19 is a diagram showing an example of the operation of the sixth embodiment. From the top, the diagram depicts an input pulse signal IN, a positive-phase first signal PoP, a negative-phase first signal PoN, a positive-phase second signal RiP, a negative-phase second signal RiN, and an output pulse signal OUT. As shown in the diagram, the drive circuit 421 may continuously drive (e.g., sinusoidally drive) the first signals PoP and PoN applied to the second ends of the positive-phase isolation element 433P and the negative-phase isolation element 433N, respectively, in opposite phases to each other.
  • the drive circuit 421 may continuously drive (e.g., sinusoidally drive) the first signals PoP and PoN applied to the second ends of the positive-phase isolation element 433P and the negative-phase isolation element 433N, respectively, in opposite phases to each other.
  • the receiving circuit 422 detects, for example, that
  • the receiving circuit 422 detects, for example, that
  • ⁇ Signal Transmission Device (Seventh Embodiment)> 20 is a diagram showing a seventh embodiment of a signal transmission device.
  • a signal transmission device 400 of this embodiment is based on the sixth embodiment (FIG. 18) described above, but the configuration of the switch circuit 411 is changed. With reference to this figure, the switch circuit 411 further includes switch elements SW9 and SW10.
  • Switch element SW9 is connected between a first end of the positive-phase insulating element 433P and a first end of the positive-phase insulating element 434P.
  • Switch element SW10 is connected between a first end of the negative-phase insulating element 433N and a first end of the negative-phase insulating element 434N.
  • Both switch elements SW9 and SW10 are turned on when the input pulse signal IN is at a high level. At this time, conduction is established between the first end of the positive phase insulating element 433P and the first end of the positive phase insulating element 434P, and between the first end of the negative phase insulating element 433N and the first end of the negative phase insulating element 434N. On the other hand, both switch elements SW9 and SW10 are turned off when the input pulse signal IN is at a low level.
  • the receiving circuit 422 can identify the logic level of the input pulse signal IN by detecting the difference between the positive-phase second signal RiP and the negative-phase second signal RiN. In this respect, it is no different from the sixth embodiment ( Figure 18) mentioned above.
  • Fig. 21 is a diagram showing an eighth embodiment of a signal transmission device.
  • a signal transmission device 400 of this embodiment is based on the sixth embodiment (Fig. 18) described above, but is modified so that an insulating element 433 transmits a single-phase first signal Po.
  • the configuration of a switch circuit 411 is also modified accordingly.
  • the switch circuit 411 includes switch elements SW11 to SW14 instead of the switch elements SW7 and SW8 described above.
  • Switch element SW11 is connected between a first end of the positive-phase insulating element 434P and a fixed potential end (e.g., a ground end).
  • Switch element SW12 is connected between a first end of the negative-phase insulating element 434N and a fixed potential end (e.g., a ground end).
  • Switch element SW13 is connected between a first end of the insulating element 433 and a first end of the positive-phase insulating element 434P.
  • Switch element SW14 is connected between a first end of the insulating element 433 and a first end of the negative-phase insulating element 434N.
  • the switch element SW11 is turned on when the inverted input pulse signal INB is at a high level. Therefore, electrical continuity is established between the first terminal of the positive phase insulation element 434P and the fixed potential terminal. On the other hand, the switch element SW11 is turned off when the inverted input pulse signal INB is at a low level. Therefore, electrical continuity is established between the first terminal of the positive phase insulation element 434P and the fixed potential terminal.
  • the switch element SW12 is in the on state when the input pulse signal IN is at a high level. Therefore, electrical continuity is established between the first end of the negative-phase insulation element 434N and the fixed potential end. On the other hand, the switch element SW12 is in the off state when the input pulse signal IN is at a low level. Therefore, electrical continuity is established between the first end of the negative-phase insulation element 434N and the fixed potential end.
  • the switch element SW13 is turned on when the inverted input pulse signal INB is at a high level. Therefore, electrical continuity is established between the first end of the insulating element 433 and the first end of the positive phase insulating element 434P. On the other hand, the switch element SW13 is turned off when the inverted input pulse signal INB is at a low level. Therefore, electrical continuity is established between the first end of the insulating element 433 and the first end of the positive phase insulating element 434P.
  • the switch element SW14 is in the on state when the input pulse signal IN is at a high level. Therefore, electrical continuity is established between the first end of the insulating element 433 and the first end of the negative-phase insulating element 434N. On the other hand, the switch element SW14 is in the off state when the input pulse signal IN is at a low level. Therefore, electrical continuity is established between the first end of the insulating element 433 and the first end of the negative-phase insulating element 434N.
  • FIG. 22 is a diagram showing an example of the operation of the eighth embodiment. From the top, the diagram depicts an input pulse signal IN, a first signal Po, a positive-phase second signal RiP, a negative-phase second signal RiN, and an output pulse signal OUT. As shown in the diagram, the drive circuit 421 may continuously drive (e.g., sinusoidal drive) the first signal Po applied to the second end of the isolation element 433.
  • the drive circuit 421 may continuously drive (e.g., sinusoidal drive) the first signal Po applied to the second end of the isolation element 433.
  • the receiving circuit 422 detects, for example, that
  • the receiving circuit 422 detects, for example, that
  • Fig. 23 is a schematic circuit diagram of an insulating switch 500 according to an embodiment of the present disclosure.
  • the insulating switch 500 shown in Fig. 23 is mounted on a sequencer or the like and is used as a switch for switching ON/OFF of a circuit that supplies a power voltage Vp to a load ZL.
  • the isolation switch 500 has a power supply terminal Ps, an input terminal Pin, a ground terminal Pgd, a first terminal N1, and a second terminal N2.
  • the power supply terminal Ps is connected to a control voltage source that supplies a control voltage Vin.
  • the control voltage Vin is a voltage that drives the pulse supply circuit 503.
  • a control signal DIN which is a signal for operating the load ZL, is input to the input terminal Pin from an externally arranged control circuit CONT.
  • the control signal DIN is a signal that becomes Hi level when the power voltage Vp is supplied to the load ZL, that is, when a switch section 504 of the isolation switch 500, which will be described later, is controlled to be ON.
  • the ground terminal Pgd is connected to the ground potential GND.
  • the first terminal N1 is connected to a voltage source that supplies a power voltage Vp to the load ZL.
  • the load ZL is disposed between the voltage source and the first terminal N1.
  • the second terminal N2 is connected to the ground potential GND.
  • the isolation switch 500 controls the ON/OFF of the switch section 504 based on the control signal DIN, and controls the first terminal N1 and the second terminal N2 to be conductive or non-conductive, thereby supplying the power voltage Vp to the load ZL.
  • the isolation switch 500 shown in FIG. 23 has a conduction circuit 501, an adjustment circuit 502, a pulse supply circuit 503, and a switch section 504.
  • the switch unit 504 is controlled to be conductive or non-conductive.
  • the switch unit 504 has a switching element 541 configured of an n-channel MOS field effect transistor.
  • the drain is connected to the first terminal N1.
  • the source is connected to the second terminal N2.
  • the gate is connected to the conduction circuit 501, and the switching element 541 is turned on when a voltage is supplied from the conduction circuit 501.
  • the gate is connected to the adjustment circuit 502, and the switching element 541 is turned off when a current is drawn by the adjustment circuit 502.
  • the back gate of the switching element 541 is connected to the source and to the second terminal N2 connected to the ground potential GND.
  • the conduction circuit 501 is a circuit that turns on the switching element 541 that constitutes the switch unit 504, and the adjustment circuit 502 is a circuit that turns off the switch unit 504.
  • the adjustment circuit 502 may also be understood as a discharge circuit that discharges the parasitic capacitance associated with the gate of the switching element 541.
  • the pulse supply circuit 503 is connected to a power supply terminal Ps, an input terminal Pin, and a ground terminal Pgd.
  • a control voltage Vin is supplied to the pulse supply circuit 503 via the power supply terminal Ps.
  • the control voltage Vin is a voltage value that drives the pulse supply circuit 503, which is composed of an electronic circuit, and is lower than a power voltage Vp for operating the load ZL.
  • the pulse supply circuit 503 is connected to a ground potential GND via the ground terminal Pgd.
  • a control signal DIN is input to the pulse supply circuit 503 via the input terminal Pin.
  • the control signal DIN is a signal that can take a Hi level or a Lo level, and is a Hi level signal during the period when the power voltage Vp is supplied to the load ZL.
  • the control signal DIN is at a Hi level
  • the switching element 541 of the switch unit 504 is in an ON state
  • the power voltage Vp is supplied to the load ZL.
  • the switching element 541 of the switch unit 504 is in an OFF state, and the power voltage Vp is not supplied to the load ZL.
  • the pulse supply circuit 503 is connected to a first primary coil 511 (described later) of the conduction circuit 501 and a second primary coil 521 (described later) of the adjustment circuit 502.
  • the pulse supply circuit 503 supplies a first pulse signal Sp1 to the first primary coil 511 and supplies a second pulse signal Sp2 to the second primary coil 521.
  • the pulse supply circuit 503 has a pulse generation circuit 531 and an oscillation circuit 532.
  • the oscillation circuit 532 supplies the pulse generation circuit 531 with a clock signal that indicates the timing of generating a pulse signal (first pulse signal Sp1 or second pulse signal Sp2).
  • the clock signal output from the oscillation circuit 532 is, for example, a square wave with a predetermined frequency and a predetermined duty.
  • the oscillation circuit 532 is capable of modulating the frequency of the clock signal, and is configured to be able to output and stop the clock signal.
  • the pulse generating circuit 531 generates and outputs a pulse signal based on the clock signal output by the oscillation circuit 532.
  • the pulse generating circuit 531 may be configured to generate a pulse signal at the rising edge of the clock signal, for example.
  • the pulse generating circuit 531 may also be configured to generate a pulse signal at both the rising and falling edges of the clock signal, for example.
  • the oscillator circuit 532 outputs a clock signal while the control signal DIN is at Hi level and for a certain period after it switches from Hi level to Lo level.
  • the distinction between the period when the control signal DIN is at Hi level and the certain period after it switches from Hi level to Lo level may be managed by the pulse generating circuit 531 or by the oscillator circuit 532.
  • the clock signal may be generated so that the interval of the clock signal during the period when the control signal DIN is at Hi level is different from the interval of the clock signal during the certain period after it switches from Hi level to Lo level.
  • the conductive circuit 501 includes a first insulating element 510, a diode 513, a resistor 514, and a capacitor 515.
  • the first insulating element 510 includes a first primary coil 511 and a first secondary coil 512.
  • the first primary coil 511 and the first secondary coil 512 are electrically insulated but electromagnetically coupled, and signals and the like can be transmitted from the first primary coil 511 to the first secondary coil 512 by electromagnetic induction.
  • a first insulating element 510 it is possible to block the flow of current from the circuit on the first secondary coil 512 side to the first primary coil 511.
  • the first primary coil 511 is connected to the pulse supply circuit 503 and receives the first pulse signal Sp1 supplied from the pulse supply circuit 503.
  • the first pulse signal Sp1 is a pulse signal supplied when the control signal DIN is at Hi level.
  • the winding directions of the first primary coil 511 and the first secondary coil 512 are set so that when the first pulse signal Sp1 is supplied to the first primary coil 511, an induced current Id1 is generated that flows from the second end P12 to the first end P11 of the first secondary coil 512 at the rising edge of the first pulse signal Sp1.
  • the first end P11 of the first secondary coil 512 is connected to the gate of the switching element 541 via a diode 513 and a resistor 514.
  • the anode of the diode 513 is connected to the first end P11 of the first secondary coil 512.
  • the cathode of the diode 513 is connected to the gate of the switching element 541 via a resistor 514.
  • the diode 513 is arranged so that the direction in which the induced current Id1 generated in the first secondary coil 512 flows when the first pulse signal Sp1 supplied to the first primary coil 511 rises is the forward direction.
  • the diode 513 By arranging the diode 513 in the conduction circuit 501, it is possible to prevent the induced current generated when the first pulse signal Sp1 falls from flowing through the conduction circuit 501. Note that a bipolar transistor with a base and a collector connected may be used instead of the diode 513.
  • Resistor 514 is disposed between diode 513 and switching element 541.
  • a first end of capacitor 515 is connected to resistor 514 and the gate of switching element 541, and a second end is connected to the source of switching element 541, in other words, to ground potential GND.
  • Resistor 514 and capacitor 515 form a smoothing circuit that smoothes induced current Id1 caused by first pulse signal Sp1 to generate voltage Vgs.
  • Capacitor 515 is charged by induced current Id1. As capacitor 515 is charged, voltage Vgs rises and is eventually maintained at a constant voltage.
  • the adjustment circuit 502 includes a second insulating element 520, a diode 523, a first adjustment switching element 524, a resistor 525, and a capacitor 5251.
  • the second insulating element 520 includes a second primary coil 521 and a second secondary coil 522.
  • the second primary coil 521 is connected to the pulse supply circuit 503 and receives a second pulse signal Sp2 supplied from the pulse supply circuit 503.
  • the second pulse signal Sp2 is a pulse signal that is supplied for a certain period of time from the time when the control signal DIN is switched from Hi level to Lo level.
  • the winding directions of the second primary coil 521 and the second secondary coil 522 are set so that an induced current Id2 is generated from the second end P22 to the first end P21 of the second secondary coil 522 at the rising edge of the second pulse signal Sp2 supplied to the second primary coil 521.
  • the first end P21 of the second secondary coil 522 is connected to the gate of the first adjustment switching element 524 via the diode 523.
  • the anode of the diode 523 is connected to the first end P21 of the second secondary coil 522.
  • the cathode of the diode 523 is connected to the gate of the first adjustment switching element 524.
  • the diode 523 is arranged so that the direction in which the induced current Id2 generated in the second secondary coil 522 flows when the second pulse signal Sp2 supplied to the second primary coil 521 rises is the forward direction.
  • a bipolar transistor with a base and a collector connected may be used instead of the diode 523.
  • the first adjustment switching element 524 is an n-channel MOS transistor.
  • the drain of the first adjustment switching element 524 is connected to the gate of the switching element 541 of the switch section 504.
  • the source of the first adjustment switching element 524 is connected to the second terminal N2 to which the source of the switching element 541 is connected, and is connected to the ground potential GND.
  • the cathode of the diode 523 is connected to the gate of the first adjustment switching element 524.
  • the gate and source of the first adjustment switching element 524 are connected via a resistor 525.
  • the resistor 525 is arranged so that an induced current Id2 flows, and the potential difference generated when the induced current Id2 flows becomes the voltage between the gate and source of the first adjustment switching element 524, and the first adjustment switching element 524 is controlled to be ON.
  • the capacitor 5251 is in parallel with the resistor 525, and a first end of the capacitor 5251 is connected to the gate of the first adjustment switching element 524, and a second end of the capacitor 5251 is connected to the source. Furthermore, the capacitor 5251 is charged with the induced current Id2. In other words, the induced current Id2 is smoothed by the capacitor 5251.
  • the voltage smoothed by the capacitor 5251 is applied between the gate and source of the first adjustment switching element 524, and the first adjustment switching element 524 is maintained in the ON state.
  • the gate and source of the first adjustment switching element 524 are connected via the resistor 525, and a current flows slowly from the gate to the source. When the voltage between the gate and source falls below a threshold value, the first adjustment switching element 524 is turned OFF.
  • the isolation switch 500 has the configuration described above.
  • the isolation switch 500 has a primary circuit to which the first primary coil 511 and the second primary coil 521 are connected, and a secondary circuit to which the first secondary coil 512 and the second secondary coil 522 are connected. That is, in the isolation switch 500, the primary circuit and the secondary circuit are insulated by the first isolation element 510 and the second isolation element 520. Therefore, the current that operates the load ZL flowing in the secondary circuit can be prevented from flowing in the primary circuit.
  • FIG. 24 is a timing chart showing the operation of the isolation switch 500.
  • the control signal DIN input to the pulse supply circuit 503 switches from Lo level to Hi level.
  • the pulse supply circuit 503 supplies the first pulse signal Sp1 to the first primary coil 511.
  • the first pulse signal Sp1 is supplied from the pulse supply circuit 503 to the first primary coil 511. Then, when the first pulse signal Sp1 rises, the capacitor 515 is charged by the induced current Id1 generated in the first secondary coil 512. The capacitor 515 rises until the voltage Vgs across both ends reaches a predetermined voltage value Vo. As described above, the voltage across the capacitor 515 is the gate-source voltage Vgs of the switching element 541, and when the voltage Vgs exceeds the threshold value Vth, the switching element 541 is switched ON.
  • switching element 541 When switching element 541 is switched ON, the drain-source of switching element 541 becomes conductive, and the first terminal N1 and the second terminal N2 become conductive. This causes the power voltage Vp to be supplied to the load ZL, and the load ZL operates.
  • the pulse supply circuit 503 continues to output the first pulse signal Sp1 while receiving the high-level control signal DIN.
  • the voltage Vgs is smoothed by the gate capacitance of the switching element 541 and the capacitor 515. That is, the capacitor 515 works to maintain the voltage Vgs at a voltage value Vo.
  • the period of the first pulse signal Sp1 is preferably such that the charge of the capacitor 515 is not exhausted. In this way, the capacitor 515 maintains the voltage Vgs at a voltage value Vo equal to or greater than the threshold value Vth, so that the switching element 541 is stably maintained in the ON state. In other words, the power voltage Vp is stably supplied to the load ZL. If the gate capacitance of the switching element 541 is sufficiently large, the capacitor 515 may be omitted.
  • the control signal DIN from the control circuit CONT switches from Hi level to Lo level.
  • the pulse supply circuit 503 detects that the control signal DIN has switched from Hi level to Lo level, it stops supplying the first pulse signal Sp1. Because the capacitor 515 is in a charged state, the supply of the first pulse signal Sp1 stops and the switching element 541 remains ON even when the induced current Id1 stops. In other words, even if an instruction to stop the load ZL is given, the power voltage Vp continues to be supplied to the load ZL.
  • the isolation switch 500 When the isolation switch 500 detects that the control signal DIN has switched from Hi level to Lo level, it stops supplying the first pulse signal Sp1 and supplies the second pulse signal Sp2 to the second primary coil 521.
  • the second pulse signal Sp2 When the second pulse signal Sp2 is supplied to the second primary coil 521, an induced current Id2 is generated in the second secondary coil 522 at the rising edge of the second pulse signal Sp2.
  • This induced current Id2 is a current that flows in the forward direction of the diode 523, and the induced current Id2 flows through the resistor 525.
  • the resistor 525 When a current flows through the resistor 525, the voltage between the gate and source of the first adjustment switching element 524 increases, and the first adjustment switching element 524 turns ON.
  • the induced current Id2 flows for only a short period of time, the voltage between the gate and source of the first adjustment switching element 524 is smoothed by the capacitor 5251, so that the first adjustment switching element 524 is maintained in the ON state while the second pulse signal Sp2 is being supplied. Note that if the gate capacitance of the first adjustment switching element 524 is large, the first adjustment switching element 524 can be maintained in the ON state even if the capacitor 5251 is omitted.
  • the drain of the first adjustment switching element 524 is connected to the gate of the switching element 541, and the source is connected to the ground potential GND. Therefore, when the first adjustment switching element 524 is turned ON, the charge on the gate of the switching element 541 is drawn out. At this time, the charge on the capacitor 515 is also drawn out. This causes the voltage Vgs between the gate and source of the switching element 541 to decrease.
  • the induced current Id2 increases the voltage between the gate and source of the first adjustment switching element 524, turning the first adjustment switching element 524 ON. This draws out the gate charge of the switching element 541 and the charge of the capacitor 515, causing the voltage Vgs to drop. This turns the switching element 541 OFF.
  • the adjustment circuit 502 receives the second pulse signal Sp2 multiple times from the pulse supply circuit 503, thereby turning off the switching element 541 and bringing the switch unit 504 into a non-conductive state. In this way, by having the adjustment circuit 502, the switch unit 504 is switched into a non-conductive state after the control signal DIN switches from Hi level to Lo level.
  • isolation switch 500 it is possible to protect the primary circuit by blocking the current flowing through the secondary circuit from entering the primary circuit, while switching the switch unit 504 between a conductive state and a non-conductive state based on the control signal DIN.
  • the isolation switch 500 configured to use an isolation element that utilizes magnetic coupling is less susceptible to deterioration of the transmitted signal due to dirt, aging, etc., compared to an isolation element that utilizes an optical signal such as a photocoupler.
  • the isolation switch 500 configured as disclosed herein is configured to be able to stably open and close for a long period of time. It is also capable of stable operation even in places where it is exposed to external light.
  • Fig. 25 is a timing chart showing the operation of the first modified isolation switch 500.
  • the first modified isolation switch 500 has the same configuration as the isolation switch 500 shown in Fig. 23. Therefore, the same reference numerals are used for the isolation switch 500, and detailed description thereof will be omitted.
  • the voltage Vgs between the gate and source of the switching element 541 of the switch section 504 is 0V, and it takes time for the voltage Vgs to reach the threshold Vth at which the switching element 541 turns ON.
  • the switch section 504 it is preferable for the switch section 504 to become conductive as quickly as possible after the control signal DIN switches from Lo level to Hi level.
  • the pulse supply circuit 503 outputs the first pulse signal Sp1 at a first frequency for a fixed period of time from the point in time when the control signal DIN switches from Lo level to Hi level. Then, after the fixed period of time has elapsed, the pulse supply circuit 503 outputs the first pulse signal Sp1 at a second frequency that is lower than the first frequency. In this way, the pulse supply circuit 503 supplies the first pulse signal Sp1 at a high frequency for a fixed period of time from the point in time when the control signal DIN switches from Lo level to Hi level, thereby enabling the gate-source voltage Vgs to be quickly increased.
  • the switch unit 504 can be quickly switched to the conductive state from the point in time when the control signal DIN switches from Lo level to Hi level.
  • the frequency of the first pulse signal Sp1 is reduced.
  • power consumption increases when the frequency of the output pulse signal (first pulse signal Sp1 in this figure) is high.
  • the insulating switch 500 of this modified example can provide an insulating switch with good response characteristics while reducing power consumption.
  • the frequency of the second pulse signal Sp2 may also be adjusted to bring the period from when the control signal DIN switches from Hi level to Lo level until the switch unit 504 is turned off closer to the period from when the control signal DIN switches from Lo level to Hi level until the switch unit 504 is turned on.
  • Fig. 26 is a schematic circuit diagram of an isolation switch 500a of a second modification.
  • Fig. 27 is a timing chart showing the operation of the isolation switch 500a of the second modification.
  • the isolation switch 500a of the second modification shown in Fig. 26 has an adjustment circuit 502a different from the adjustment circuit 502 of the isolation switch 500 shown in Fig. 23, but has the same configuration as the isolation switch 500 in other respects. Therefore, among the components of the isolation switch 500a shown in Fig. 26, the same reference numerals are used for the parts that are substantially the same as those of the isolation switch 500 shown in Fig. 23, and detailed description of the same parts will be omitted.
  • the adjustment circuit 502a of the isolation switch 500a has a capacitor 526 arranged to connect the anode of the diode 523 of the adjustment circuit 502a to the cathode of the diode 513 of the conduction circuit 501.
  • the pulse supply circuit 503 is configured to supply the second isolation element 520 with the second pulse signal Sp21 and the second pulse signal Sp22.
  • the second pulse signal Sp21 is a pulse signal that generates an induced current Id21 that flows from the second end P22 to the first end P21 of the second secondary coil 522.
  • the second pulse signal Sp22 generates an induced current Id22 in the second secondary coil 522 that flows from the first end P21 to the second end P22.
  • the pulse supply circuit 503 supplies the second pulse signal Sp22 to the second primary coil 521.
  • a magnetic force acts on the second secondary coil 522 to generate an induced current Id22 flowing from the first end P21 to the second end P22. Since the direction of the induced current Id22 is the reverse direction of the diode 523, no current flows through the adjustment circuit 502a, and the potential on the anode side of the diode 523 becomes lower. As a result, the potential on the cathode side of the diode 513 of the conduction circuit 501 is lowered via the capacitor 526. This supplies a forward voltage to the diode 513, making it easier for a current to flow in the forward direction of the diode 513.
  • the adjustment circuit 502a is configured to make it easier for a current to flow in the forward direction of the diode 513 of the conduction circuit 501.
  • the first pulse signal Sp1 is supplied to the first insulating element 510. That is, an induced current Id1 caused by the first pulse signal Sp1 flows through the conductive circuit 501.
  • the induced current Id1 is a current that flows in the forward direction of the diode 513, and the operation of the adjustment circuit 502a assists the induced current Id1 to flow in the forward direction of the diode 513.
  • the pulse supply circuit 503 supplies the first pulse signal Sp1 to the first primary coil 511.
  • the pulse supply circuit 503 supplies the second pulse signal Sp22 to the second primary coil 521 at the same time as supplying the first pulse signal Sp1.
  • an induced current Id1 is generated in the first secondary coil 512 of the conduction circuit 501 in a direction that supplies the current to the gate of the switching element 541 of the switch section 504.
  • the second secondary coil 522 of the adjustment circuit 502a operates to generate an induced current Id22. This causes the potential on the anode side of the diode 523 to decrease.
  • the forward voltage of the diode 513 of the conduction circuit 501 increases, shortening the time until current begins to flow through the diode 513. This increases the rate at which the gate-source voltage Vgs rises, shortening the period from when the control signal DIN switches from Lo level to Hi level until the switching element 541 turns ON.
  • the adjustment circuit 502a assists the conduction circuit 501 at least until the forward current of the diode 513 flows more easily. In this way, since the adjustment circuit 502a assists the operation of the conduction circuit 501, the time from when the control signal DIN switches from Lo level to Hi level until the switch unit 504 is in a conductive state can be shortened. In other words, the response characteristics of the isolation switch 500a can be improved. In addition, since the period during which the second pulse signal Sp22 is supplied by the pulse supply circuit 503 is short, the increase in power consumption of the isolation switch 500a can be suppressed.
  • ⁇ Third Modification> 28 is a schematic circuit diagram of an insulating switch 500b of a third modification.
  • a switch section 504b is different from the switch section 504 of the insulating switch 500.
  • the first adjustment switching element 524 is replaced with a first adjustment switching element 524b.
  • the shape of the first insulating element 510 is the same, but the first insulating element 510 is configured so that the direction of the induced current Id1 generated in the first secondary coil 512 of the first insulating element 510 flows in the opposite direction, and the arrangement of the diode 513 and the resistor 514 is also changed according to the direction of the induced current Id1.
  • the shape of the second insulating element 520 is the same, but the second insulating element 520 is configured so that the direction of the induced current Id2 generated in the second secondary coil 522 of the second insulating element 520 flows in the opposite direction, and the arrangement of the diode 523 is also changed according to the direction of the induced current Id2.
  • the insulating switch 500b is the same as the insulating switch 500 in other respects. Therefore, the same reference numerals are used for the components of the isolation switch 500b that are substantially the same as those of the isolation switch 500, and detailed descriptions of the same components are omitted.
  • the isolation switch 500b includes a switching element 541b configured as a p-channel MOS transistor.
  • the source of the switching element 541b is connected to the first terminal N1, and the drain is connected to the second terminal N2.
  • the conductive circuit 501 is configured so that an induced current Id1 generated in the first secondary coil 512 of the first isolation element 510 draws current from the gate of the switching element 541b.
  • the induced current Id1 draws current from the gate and charges the capacitor 515. This pulls down the gate voltage Vsg relative to the source. When the absolute value of the voltage Vsg becomes greater than the threshold Vth, the switching element 541b turns ON. This brings the first terminal N1 and the second terminal N2 into conduction, supplies the power voltage Vp to the load ZL, and puts the load ZL into operation.
  • the threshold Vth is the voltage value at which a p-channel MOS transistor turns ON, and may differ from the voltage value at which an n-channel MOS transistor turns ON.
  • the isolation switch 500b includes a first adjustment switching element 524b that is a p-channel MOS transistor.
  • the source of the first adjustment switching element 524b is connected to the first terminal N1, and the drain is connected to the gate of the switching element 541b.
  • the first adjustment switching element 524b is turned ON by the induced current Id2 generated in the second secondary coil 522 of the second isolation element 520.
  • a current flows into the gate of the switching element 541b of the switch unit 504b.
  • the first adjustment switching element 524b is turned ON, a constant amount of current flows, and the voltage Vsg of the gate to the source is raised. This switches the switching element 541b to the OFF state.
  • the second end P22 of the second secondary coil 522 is connected to the first terminal N1, not the second terminal N2.
  • the switching section 504b is configured to use a switching element 541b having a p-channel MOS transistor, it is possible to achieve the same operation as when a switching element 541 having an n-channel MOS transistor is used.
  • ⁇ Fourth Modification> 29 is a schematic circuit diagram of an isolation switch 500c of a fourth modification.
  • the configuration of a switch section 504c is different from the switch section 504 of the isolation switch 500.
  • the other parts of the isolation switch 500c are the same as those of the isolation switch 500. Therefore, the same reference numerals are used for the parts of the isolation switch 500c that are substantially the same as those of the isolation switch 500, and detailed descriptions of the same parts will be omitted.
  • the switch section 504c of the isolation switch 500c has a configuration in which a first switching element 5411 and a second switching element 5412 are connected in series.
  • the first switching element 5411 and the second switching element 5412 are both n-channel MOS transistors.
  • the drain of the first switching element 5411 is connected to the first terminal N1.
  • the source of the first switching element 5411 and the source of the second switching element 5412 are connected.
  • the drain of the second switching element 5412 is connected to the second terminal N2.
  • the gate of the first switching element 5411 and the gate of the second switching element 5412 are connected.
  • the first end P11 of the first secondary coil 512 of the first insulating element 510 is connected to a connection point where the gates of the first switching element 5411 and the second switching element 5412 are connected to each other.
  • the second end P12 is connected to a connection point where the sources of both switching elements 541 and 542 are connected to each other.
  • the induced current Id1 generated in the first primary coil 511 flows into the gate of the first switching element 5411 and the gate of the second switching element 5412. This increases the gate-source voltage Vgs of the first switching element 5411 and the second switching element 5412. As a result, the first switching element 5411 and the second switching element 5412 are turned ON, and the first terminal N1 and the second terminal N2 are brought into a conductive state.
  • the induced current Id2 turns on the first adjustment switching element 524.
  • the first adjustment switching element 524 turns on, current is drawn from the gates of the first switching element 5411 and the second switching element 5412, and the first switching element 5411 and the second switching element 5412 are controlled to be turned off.
  • the first end P11 of the first secondary coil 512 is connected to the gates of both the first switching element 5411 and the second switching element 5412.
  • the second end P12 of the first secondary coil 512 is connected to the sources of the first switching element 5411 and the second switching element 5412. Therefore, in the isolation switch 500c, regardless of which of the voltages at the first terminal N1 and the second terminal N2 is higher, the power voltage Vp can be supplied to the load ZL. With this configuration, the versatility of the isolation switch 500c can be increased.
  • n-channel MOS transistors are used as the switching elements of switch section 504c, but this is not limited to this and both may be p-channel MOS transistors.
  • diodes 513 and 523 are installed in the opposite direction.
  • FIG. 30 is a schematic circuit diagram of an isolation switch 500d of a fifth modification.
  • the isolation switch 500d of the fifth modification is different from the adjustment circuit 502 in that an adjustment circuit 502d has a resistor 527, a first adjustment switching element 524, and a second adjustment switching element 528.
  • the other configurations are the same as those of the isolation switch 500c of the fourth modification shown in FIG. 29. Therefore, the same reference numerals are given to the parts of the isolation switch 500d that are substantially the same as those of the isolation switch 500c, and detailed descriptions of the same parts are omitted.
  • the first adjustment switching element 524 of the isolation switch 500d shown in FIG. 30 has the same configuration as the first adjustment switching element 524 of the isolation switch 500c shown in FIG. 29. Therefore, detailed configuration of the first adjustment switching element 524 is omitted.
  • the first adjustment switching element 524 is connected in parallel with the first secondary coil 512.
  • resistor 527 is disposed between diode 523 and the gate of first adjustment switching element 524.
  • Resistor 527 and capacitor 5251 form a smoothing circuit that smoothes induced current Id21 caused by second pulse signal Sp2 and generates a voltage that turns on first adjustment switching element 524.
  • the induced current Id21 turns on the first adjustment switching element 524.
  • the second adjustment switching element 528 is connected in series with the resistor 525.
  • the second adjustment switching element 528 is connected in parallel with the second secondary coil 522.
  • the second adjustment switching element 528 is an n-channel MOS transistor, and its source is connected to the second end P22 of the second secondary coil 522.
  • the second end P22 of the second secondary coil 522 is a terminal that becomes the negative pole when the induced current Id21 flows.
  • the drain of the second adjustment switching element 528 is connected between the resistor 527 and the gate of the first adjustment switching element 524 via the resistor 525.
  • the gate of the second adjustment switching element 528 is connected between the first end P11 of the first secondary coil 512 and the anode of the diode 513.
  • the second adjustment switching element 528 is turned ON by the induced current Id1 induced in the first secondary coil 512 when the first pulse signal Sp1 is supplied to the first primary coil 511.
  • FIG. 31 is a flowchart showing the operation of the isolation switch 500d of the fifth modified example.
  • the isolation switch 500d supplies a first pulse signal Sp1 to the first primary coil 511. This generates an induced current Id1 in the first secondary coil 512. This causes the voltage Vgs to rise.
  • the second adjustment switching element 528 is turned ON by the induced current Id1 induced in the first secondary coil 512.
  • a current is drawn from the gate of the first adjustment switching element 524. This causes the first adjustment switching element 524 to turn OFF.
  • the control signal DIN is at Lo level, even if the gate voltage of the first adjustment switching element 524 is slowly decreasing, the second adjustment switching element 528 turns ON and draws out the current, causing it to fall to OFF.
  • the isolation switch 500d when the first pulse signal Sp1 is supplied to the first primary coil 511, the second adjustment switching element 528 is turned ON by the induced current Id1 induced by the first secondary coil 512.
  • the second adjustment switching element 528 When the second adjustment switching element 528 is turned ON, current is drawn from the gate of the first adjustment switching element 524, and the first adjustment switching element 524 is turned OFF.
  • the first adjustment switching element 524 is turned OFF, and the rate at which the voltage Vgs rises increases.
  • the time it takes for the first switching element 5411 and the second switching element 5412 to turn ON can be shortened, and the insulating switch 500d switches to the conductive state in a short time after the control signal DIN switches from Lo level to Hi level. This applies the power voltage Vp to the load ZL.
  • Fig. 32 is a schematic circuit diagram of an isolation switch 500e of a sixth modified example.
  • a conduction circuit 501e and an adjustment circuit 502e are different from the conduction circuit 501 and the adjustment circuit 502 of the isolation switch 500 shown in Fig. 23.
  • a switch section 504c has the same configuration as the switch section 504c of the isolation switch 500c shown in Fig. 29.
  • Other parts of the isolation switch 500e have the same configuration as the isolation switch 500. Therefore, parts of the isolation switch 500e that are substantially the same as those of the isolation switch 500 are denoted by the same reference numerals, and detailed description of the same parts is omitted.
  • the conductive circuit 501e of the isolation switch 500e has a first isolation element 5101 and a first isolation element 5102.
  • the first isolation element 5101 has a first primary coil 5111 and a first secondary coil 5112.
  • the first isolation element 5102 has a first primary coil 5121 and a first secondary coil 5122.
  • the first primary coil 5111 and the first primary coil 5121 are connected to the pulse supply circuit 503 and have the same configuration as the first primary coil 511 of the isolation switch 500 in FIG. 23.
  • the first secondary coil 5112 and the first secondary coil 5122 are connected in series.
  • the first pulse signal Sp1 is supplied to both the first primary coil 5111 and the first primary coil 5121.
  • the induced current Id1 generated in the first secondary coil 5112 and the first secondary coil 5122 has the same direction. In other words, the induced current Id1 generated in each of the first secondary coils 5112, 5122 flows to the gates of the first switching element 5411 and the second switching element 5412.
  • a diode 5131, a resistor 5141, and a capacitor 5151 are connected to the first secondary coil 5112.
  • the first secondary coil 5112, the diode 5131, the resistor 5141, and the capacitor 5151 have the same configuration as the diode 513, the resistor 514, and the capacitor 515 of the isolation switch 500a shown in FIG. 26. Therefore, detailed explanations of these members are omitted.
  • a diode 5132, a resistor 5142, and a capacitor 5152 are connected to the first secondary coil 5122.
  • the first secondary coil 5122, the diode 5132, the resistor 5142, and the capacitor 5152 have the same configuration as the diode 513, the resistor 514, and the capacitor 515 of the isolation switch 500a shown in FIG. 26.
  • Capacitor 5151 is a smoothing capacitor that is connected between the cathode of diode 5131 and the second end P22 of the second secondary coil 522 and smoothes the current output from diode 5131.
  • Capacitor 5152 is a smoothing capacitor that is connected between the cathode of diode 5132 and the second end P22 of the second secondary coil 522 and smoothes the current output from diode 5132.
  • Capacitor 5151 holds the voltage across the first secondary coil 5112 when induced current Id1 is flowing.
  • Capacitor 5152 holds the voltage across the first secondary coil 5122 when induced current Id1 is flowing. Since the first secondary coil 5112 and the first secondary coil 5122 are connected in series, the induced current Id1 generated in both coils flows into the switching elements 5411 and 5412 of the switch section 504c. Therefore, the period until the switching elements 5411 and 5412 are turned ON is shorter than when there is only one coil.
  • the adjustment circuit 502e has capacitors 5261 and 5262 connected to the first end P21 of the second secondary coil 522.
  • the capacitors 5261 and 5262 assist in increasing the forward voltage of the diodes 5131 and 5132, similar to the capacitor 526 of the isolation switch 500a in FIG. 26. This also shortens the period until the switching elements 5411 and 5412 of the switch section 504c are turned ON.
  • FIG. 33 is a schematic circuit diagram of another example of the configuration of the insulating switch 500e of this modified example.
  • the winding direction of the second secondary coil 522e is opposite to that of the first secondary coil 5112.
  • the pulse supply circuit 503 supplies a second pulse signal Sp21 to the second primary coil 521 so that the induced current Id22 has the same direction as the induced current Id1.
  • the wiring connected to the first primary coils 5111 and 5121 is controlled to a high impedance.
  • the first primary coils 5111 and 5121 are provided independently, but they may also be shared.
  • FIG. 35 is a timing chart showing the operation of the insulating switch 500f of the seventh modification.
  • the insulating switch 500f of the seventh modification is different from the conductive circuit 501, the adjusting circuit 502, and the pulse supply circuit 503 of the insulating switch 500 shown in FIG. 23 in that the first insulating element 510f also serves as the second insulating element 520 and has a conductive circuit 501f, an adjusting circuit 507, and a pulse supply circuit 503f.
  • the other parts of the insulating switch 500f have the same configuration as the insulating switch 500. Therefore, the same reference numerals are given to parts of the insulating switch 500f that are substantially the same as those of the insulating switch 500, and detailed descriptions of the same parts are omitted.
  • the first insulating element 510f has a first primary coil 511f and a first secondary coil 512f.
  • the pulse supply circuit 503f is configured to be able to supply only the pulse signal Sp4 to the first primary coil 511f of the first insulating element 510f.
  • the pulse supply circuit 503f is connected only to the first end of the first primary coil 511f and is configured to be able to supply the pulse signal Sp4 to the first end.
  • the first insulating element 510f is configured so that when the pulse signal Sp4 is supplied to the first primary coil 511f, a current flows from the second end P32 to the first end P31 in the first secondary coil 512f.
  • the adjustment circuit 507 of the isolation switch 500f has a configuration in which a resistor 571 is disposed between the gate and source of the switching element 541 of the switch section 504.
  • the pulse supply circuit 503f outputs a pulse signal Sp4 when the control signal DIN switches from Lo level to Hi level.
  • the pulse signal Sp4 is supplied to the first primary coil 511f, and an induced current Id1 is generated in the first secondary coil 512f.
  • the direction of the induced current Id1 is the same as the forward direction of the diode 513. Therefore, the induced current Id1 flows to the gate of the switching element 541 of the switch section 504, and the gate-source voltage Vgs increases.
  • the gate-source voltage Vgs exceeds the threshold value Vth, the switching element 541 is turned ON, and the first terminal N1 and the second terminal N2 are brought into a conductive state. As a result, the power voltage Vp is supplied to the load ZL.
  • the pulse supply circuit 503f stops supplying the pulse signal Sp4.
  • the induced current Id1 is no longer supplied to the gate of the switching element 541.
  • the gate of the switching element 541 is connected to the ground potential GND via the resistor 571 of the adjustment circuit 507. Therefore, a current is drawn from the gate of the switching element 541 to the ground potential via the resistor 571. This causes the voltage of the gate of the switching element 541 to drop.
  • the switching element 541 falls below the threshold value Vth, the switching element 541 is turned OFF, and the first terminal N1 and the second terminal N2 are in a non-conductive state. As a result, the supply of the power voltage Vp to the load ZL is stopped, and the load ZL is stopped.
  • the adjustment circuit 507 is composed only of the resistor 571, making the circuit configuration simple.
  • the above-mentioned insulating switch can be used, for example, as one of the switches in a PLC (Programmable Logic Controller), etc. In addition, it can be used as a switch that needs to insulate the primary side from the secondary side.
  • PLC Programmable Logic Controller
  • the isolation switch 600 of this embodiment includes a first chip 610, a second chip 620, a third chip 630, and a switch circuit 640.
  • the first chip 610, the second chip 620, and the third chip 630 may be sealed in a single package.
  • the first chip 610 integrates, for example, a pulse generating circuit 611, an oscillator circuit 612, and a UVLO [under voltage locked out] circuit 613.
  • the pulse generating circuit 611 generates pulse signals I11 and I12 according to the logical level of the externally input control signal DIN. For example, the pulse generating circuit 611 generates the pulse signal I11 when the control signal DIN is at a high level. The pulse generating circuit 611 generates the pulse signal I12 when the control signal DIN is at a low level. The pulse generating circuit 611 corresponds to the previously mentioned pulse generating circuit 531. The pulse signals I11 and I12 correspond to the previously mentioned first pulse signal Sp1 (Sp21) and second pulse signal Sp2 (Sp22), respectively.
  • the oscillator circuit 612 supplies a clock signal to the pulse generating circuit 611.
  • the pulse signals I11 and I12 are each pulse-driven in synchronization with the clock signal output from the oscillator circuit 612.
  • the oscillator circuit 612 corresponds to the oscillator circuit 532 described above.
  • the UVLO circuit 613 is a type of abnormality protection circuit. Specifically, when the power supply voltage VCC1 supplied to the first chip 610 falls below the UVLO detection threshold, the UVLO circuit 613 puts each part of the first chip 610 (including the pulse generating circuit 611 and the oscillator circuit 612) into a non-operating state. On the other hand, when the power supply voltage VCC1 exceeds the UVLO release threshold, the UVLO circuit 613 puts each part of the first chip 610 into an operating state.
  • the second chip 620 integrates, for example, transistors n11 to n15 (e.g., npn bipolar transistors), transistors N11 and N12 (e.g., N-channel MOS field effect transistors), capacitors C11 to C17, resistors R11 to R18, and a Zener diode D11.
  • transistors n11 to n15 e.g., npn bipolar transistors
  • transistors N11 and N12 e.g., N-channel MOS field effect transistors
  • capacitors C11 to C17 e.g., resistors R11 to R18
  • Zener diode D11 e.g., a Zener diode
  • the emitter of transistor n11 and the base and collector of transistor n12 are all connected to the first terminal of capacitor C11.
  • the emitter of transistor n12 and the base and collector of transistor n13 are all connected to the first terminal of capacitor C12.
  • the emitter of transistor n13 and the first terminal of resistor R11 are all connected to the first terminal of capacitor C13.
  • the second end of capacitor C12 is connected to the first output end of the third chip 630.
  • the second end of Zener diode D11 is connected to the application end of reference voltage SI.
  • the second end of resistor R12 is connected to the drain of transistor N11.
  • the source and backgate of transistor N11 are all connected to the application end of reference voltage SI.
  • the collector of transistor n14 and the first end of capacitor C14 are both connected to the second output end of the third chip 630.
  • the base of transistor n14 is connected to the second end of capacitor C14 and the first end of resistor R14.
  • the emitter of transistor n14 and the second end of resistor R14 are both connected to the first end of resistor R16.
  • the second end of resistor R16 is connected to the gate of transistor N11.
  • the collector of transistor n15 and the first end of capacitor C15 are both connected to the first output end of the third chip 630.
  • the base of transistor n15 is connected to the second end of capacitor C15 and the first end of resistor R15.
  • the emitter of transistor n15 and the second end of resistor R15 are both connected to the first end of resistor R17.
  • the first terminals of resistors R13 and R18, the first terminals of capacitors C16 and C17, and the source and back gate of transistor N12 are all connected to the application terminal of reference voltage SI.
  • the second terminals of resistors R13 and R17 and capacitor C16 are all connected to the gate of transistor N12.
  • the second terminals of resistors R18 and capacitor C17, and the drain of transistor N12 are all connected to the gate of transistor N11.
  • the third chip 630 corresponds to an isolation circuit for electrically insulating the first chip 610 and the second chip 620 while transmitting the pulse signals I11 and I12 of the first chip 610 as pulse signals (induced currents I21 and I22) of the second chip 620.
  • the third chip 630 has insulating elements 631 and 632 integrated therein.
  • the insulating element 631 may be a transformer including a primary coil 631p to which the pulse signal I11 is applied, and a secondary coil 631s that is electromagnetically coupled to the primary coil 631p and induces an induced current I21.
  • the insulating element 632 may be a transformer including a primary coil 632p to which the pulse signal I12 is applied, and a secondary coil 632s that is electromagnetically coupled to the primary coil 632p and induces an induced current I22.
  • the second ends of the secondary coils 631s and 632s are both connected to the application terminal of the reference voltage SI.
  • transistors n11 to n13, capacitors C11 to C13, resistor R11, Zener diode D11, and insulating element 631 can be understood as components that form the aforementioned conduction circuit 501 (particularly conduction circuit 501e).
  • transistors n14 to n15, transistors N11 to N12, capacitors C14 to C17, resistors R12 to R18, and insulating element 632 can be understood as components that form the aforementioned adjustment circuit 502 (particularly adjustment circuits 502d and 502e).
  • the switch circuit 640 includes switch elements 641 and 642 (e.g., both are N-channel MOS field effect transistors).
  • the switch circuit 640 corresponds to the previously mentioned switch section 504 (particularly switch section 504c).
  • the sources and back gates of the switch elements 641 and 642 are both connected to the application terminal of the reference voltage SI.
  • the gates of the switch elements 641 and 642 are both connected to the application terminal of the output pulse signal GO.
  • the drain of the switch element 641 can be connected to the application terminal of the power supply voltage VCC2 via the load ZL1, and the drain of the switch element 642 can be connected to the application terminal of the ground voltage GND2.
  • the switch circuit 640 functions as a lower switch.
  • the drain of the switch element 641 can be connected to the application terminal of the ground voltage GND2 via the load ZL2, and the drain of the switch element 642 can be connected to the application terminal of the power supply voltage VCC2.
  • the switch circuit 640 functions as an upper switch.
  • switch elements 641 and 642 correspond to the first switching element 5411 and second switching element 5412, respectively.
  • a pulse signal I11 is generated to drive the primary coil 631p.
  • an induced current I21 is generated in the secondary coil 631s, which flows in the forward direction of each of the diode-connected transistors n11 to n13.
  • a first-direction pulse signal I12 is generated to drive the primary coil 632p.
  • an induced current I22 that flows in the same direction as the induced current I21 is generated in the secondary coil 632s.
  • the induced current I21 is rectified and smoothed through transistors n11 to n13 and capacitors C11 to C13, causing the output pulse signal GO to rise to a high level.
  • the switch elements 641 and 642 are turned on, allowing a drive current to be supplied to the load ZL1 (or load ZL2).
  • an induced current I22 is generated in the secondary coil 632s, which flows in the opposite direction to the previous direction, i.e., in the forward direction of the diode-connected transistor n14.
  • the isolation switch 600 is configured based on the previously described isolation switches 500d and 500e (Figs. 30, 32, and 33). However, the isolation switch 600 may be configured based on the other isolation switches 500 (Fig. 23), 500a (Fig. 26), 500b (Fig. 28), 500c (Fig. 29), and 500f (Fig. 34) as long as no contradictions arise in the operation of the main parts described below.
  • isolation switch 600 includes various key components included in the isolation switch 600 according to the additional embodiment.
  • FIG. 37 is a diagram showing a first main part of an isolation switch 600 according to an additional embodiment.
  • the isolation switch 600 includes transistors n11 to n13 (e.g., npn-type bipolar transistors), capacitors C11 to C13, resistor R11, Zener diode D11, and isolation element 631 as components that form the aforementioned conduction circuit 501 (particularly conduction circuit 501e).
  • the isolation switch 600 may be provided with three (or more) stages of boost circuits CP11 to CP1x.
  • diode-connected transistors n11 and n12 are shown as rectifying elements forming boost circuits CP11 and CP12, respectively.
  • diodes including Schottky diodes
  • the respective collectors correspond to the anodes of the diodes
  • the respective emitters correspond to the cathodes of the diodes.
  • the concept of a diode also includes diode-connected transistors.
  • each of the boost circuits CP11 and CP12 operates as a rectifying and smoothing circuit on its own (see the left side of the diagram for an example).
  • the boost circuits CP11 and CP12 are designed with special consideration given to their respective circuit configurations (particularly the connections of the capacitors C11 and C12) so that the high level of the output pulse signal GO is raised.
  • the first stage (odd stage) boost circuit CP11 includes a transistor n11 and a capacitor C11.
  • the second stage (even stage) boost circuit CP12 includes a transistor n12 and a capacitor C12.
  • the emitter of transistor n11 is connected to the application end of node voltage V1.
  • the emitter of transistor n12 is connected to the application end of node voltage V2.
  • the signal level is raised by utilizing the voltage difference between node voltage V1 and node voltage Vb.
  • node voltage V2 is higher than node voltage V1, so efficient boosting can be achieved.
  • FIG. 38 is a diagram showing an example of the operation of the first main part. From the top, the diagram shows pulse signals I11 and I12, node voltages Va and Vb (solid and dashed lines), and node voltages V1 and V2 (solid and dashed lines).
  • node voltages V1 and V2 rise each time pulse signals I11 and I12 are pulse-driven.
  • the node voltage V1 gradually approaches max(Va-Vb)-Vf(n11).
  • max(Va-Vb) is the maximum value of the differential voltage obtained by subtracting the node voltage Vb from the node voltage Va.
  • Vf(n11) is the forward drop voltage of the diode-connected transistor n11.
  • node voltage V2 gradually approaches V1 + max(Vb - Va) - Vf(n12).
  • max(Vb - Va) is the maximum value of the differential voltage obtained by subtracting node voltage Va from node voltage Vb.
  • Vf(n12) is the forward drop voltage of diode-connected transistor n12.
  • FIG. 39 is a diagram showing a second main part of an isolation switch 600 according to an additional embodiment.
  • the isolation switch 600 includes transistors n14-n15, transistors N11-N12, capacitors C14-C17, resistors R12-R18, and an isolation element 632 as components that form the aforementioned adjustment circuit 502 (particularly adjustment circuits 502d and 502e).
  • transistor n14 is not a diode-connected type in which the collector and base are simply shorted, but rather is designed to increase the gate voltage of transistor N11.
  • a capacitor C14 is connected between the collector and base of transistor n14. Also, a resistor R14 is connected between the emitter and base of transistor n14.
  • the boosted voltage is held by capacitor C14, and from the second pulse onwards, the voltage is boosted by the difference in the previous signal level.
  • the emitter voltage of transistor n14 (and therefore the gate voltage of transistor N11) is boosted.
  • transistor n15 The same circuit configuration as above may also be adopted for transistor n15.
  • a capacitor C15 may be connected between the collector and base of transistor n15.
  • a resistor R15 may be connected between the emitter and base of transistor n15. With this configuration, the emitter voltage of transistor n15 (and thus the gate voltage of transistor N12) is raised.
  • FIG. 40 is a diagram showing a third main part of an isolation switch 600 according to an additional embodiment.
  • isolation elements 631 and 632 are integrated in the third chip 630.
  • the isolation element 631 may be a transformer including a primary coil 631p to which a pulse signal I11 is applied, and a secondary coil 631s that is electromagnetically coupled to the primary coil 631p and induces an induced current I21.
  • the isolation element 632 may be a transformer including a primary coil 632p to which a pulse signal I12 is applied, and a secondary coil 632s that is electromagnetically coupled to the primary coil 632p and induces an induced current I22.
  • the primary coils 631p and 632p are connected in series.
  • the secondary coils 631s and 632s are connected in series.
  • the primary coils 631p and 632p have opposite winding directions. Therefore, in the insulating element 631, for example, when a pulse signal I11 (top to bottom in this figure) flows from the first end to the second end of the primary coil 631p, an induced current I21 (bottom to top in this figure) flows from the second end to the first end of the secondary coil 631s. In contrast, in the insulating element 632, for example, when a pulse signal I12 (bottom to top in this figure) flows from the first end to the second end of the primary coil 632p, an induced current I22 (bottom to top in this figure) flows from the first end to the second end of the secondary coil 632s.
  • FIG. 41 is a diagram showing the third chip 630 in the third main part.
  • the basic structure of the third chip 630 is the same as that of the previously described transformer chip 230 (FIG. 2). That is, the primary coils 631p and 632p are both formed in the first wiring layer (lower layer in this figure) of the third chip 630.
  • the secondary coils 631s and 632s are both formed in the second wiring layer (upper layer in this figure) of the third chip 630.
  • the secondary coil 631s is disposed directly above the primary coil 631p and faces the primary coil 631p.
  • the secondary coil 632s is disposed directly above the primary coil 632p and faces the primary coil 632p.
  • the primary coils 631p and 632p have opposite winding directions. Therefore, when a pulse signal I11 flows from the first end to the second end (GND1) of the primary coil 631p, a vertically upward magnetic field B1, for example, is generated in the primary coil 631p. On the other hand, when a pulse signal I12 flows from the first end to the second end (GND1) of the primary coil 632p, a vertically downward magnetic field B2, for example, is generated in the primary coil 632p. In other words, the magnetic fields B1 and B2 cancel each other out. Therefore, the electromagnetic noise emitted from the third chip 630 can be reduced.
  • FIG. 42 shows a modified example of the third main part described above.
  • the insulating switch 600 of this modified example has insulating elements 633 and 634 in addition to the previously described insulating elements 631 and 632.
  • the insulating element 633 may be a transformer including a primary coil 633p connected in series to the secondary coil 631s of the insulating element 631, and a secondary coil 633s electromagnetically coupled to the primary coil 633p.
  • the insulating element 634 may be a transformer including a primary coil 634p connected in series to the secondary coil 632s of the insulating element 632, and a secondary coil 634s electromagnetically coupled to the primary coil 634p.
  • Primary coils 633p and 634p are connected in series. In accordance with this diagram, a first end of primary coil 633p is connected to a first end of secondary coil 631s. A first end of primary coil 634p is connected to a first end of secondary coil 632s. A second end of each of primary coils 633p and 634p is connected to a second end of each of secondary coils 631s and 632s.
  • the secondary coils 633s and 634s are connected in series.
  • an induced current I21 flows from the second end to the first end of the secondary coil 631s.
  • an induced current I21 flows from the first end to the second end of the primary coil 633p. Therefore, an induced current I31 (bottom to top in this figure) flows from the second end to the first end of the secondary coil 633s.
  • an induced current I22 flows from the first end to the second end of the secondary coil 632s.
  • an induced current I22 flows from the second end to the first end of the primary coil 634p. Therefore, an induced current I32 (bottom to top in this figure) flows from the first end to the second end of the secondary coil 634s.
  • the switch circuit 640 is controlled by the above-mentioned induced currents I31 and I32.
  • FIG. 43 is a diagram showing a third chip 630 in a modified example of the third main part.
  • the aforementioned third chip 630 may be a third chip 630a in which insulating elements 631 and 632 are integrated, and a third chip 630b in which insulating elements 633 and 634 are integrated.
  • the third chip 630a and the third chip 630b may be wire-bonded together. Specifically, wire-bonding may be performed between the first end of the secondary coil 631s and the first end of the primary coil 633p, between the first end of the secondary coil 632s and the first end of the primary coil 634p, and between the second ends of the secondary coils 631s and 632s and the second ends of the primary coils 633p and 634p.
  • the dielectric strength between the first chip 610 and the second chip 620 can be improved.
  • FIG. 44 is a diagram showing a modified example of the second chip 620.
  • This modified second chip 620 is based on the previously described FIG. 36, but omits transistor n13, capacitors C13, C14, and C16, and resistors R12 to R14. With the omission of capacitor C14, a direct short circuit is formed between the base and collector of transistor n14.
  • a transistor n16 e.g., an npn bipolar transistor
  • transistors N13 and N14 e.g., N-channel MOS field effect transistors
  • capacitor C18 e.g., N-channel MOS field effect transistors
  • resistors R19 and R1A are added.
  • the base of transistor n16 is connected to the second end of capacitor C18 and the first end of resistor R19.
  • the emitter of transistor n16 and the second end of resistor R19 are both connected to the first end of resistor R1A.
  • the second end of resistor R1A is connected to the drain of transistor N13.
  • transistors N13 and N14 are both connected to the drain of transistor N13.
  • the drain of transistor N14 is connected to the gate of transistor N12.
  • the sources of transistors N13 and N14 are both connected to the application terminal of reference voltage SI.
  • Transistors N13 and N14 form a current mirror that replicates the drain current of transistor N13 as the drain current of transistor N14.
  • FIG. 45 is a diagram showing an example of the operation of the second chip 620 in the above modified example. From the top, the diagram shows the control signal DIN, the pulse signals I11 and I12, the gate-source voltage Vgs of the transistor N11, and the on/off states of the switch elements 641 and 642.
  • ⁇ Signal Transmission Device (Additional Embodiment)> 46 is a diagram showing an additional embodiment of the signal transmission device.
  • the signal transmission device 700 of this embodiment transmits an analog input pulse signal AIN of the primary circuit system 700p as a digital output pulse signal DOUT of the secondary circuit system 700s while electrically insulating the primary circuit system 700p (VREG-GND1 system) from the secondary circuit system 700s (VCC2-GND2 system).
  • Signal transmission device 700 may include a first chip 710, a second chip 720, and a third chip 730, similar to the previously described signal transmission devices 200 (FIG. 1) and 400 (FIG. 10, etc.).
  • the first chip 710, the second chip 720, and the third chip 730 may be sealed in a single package.
  • the first chip 710 integrates a switch circuit 711, a reference voltage generating circuit 712, and a rectifier circuit 713 that are provided in the primary circuit system 700p.
  • the second chip 420 integrates the drive circuit 721, receiver circuit 722, buffer 723, majority circuit 724, oscillator circuit 725, and power supply drive circuit 726 provided in the secondary circuit system 700s. All of these circuit blocks operate by receiving a power supply voltage VCC2 (e.g., 4.5 to 5.5 V) from an external power supply for the secondary circuit system 700s.
  • VCC2 e.g., 4.5 to 5.5 V
  • the external power supply for the secondary circuit system 700s may have a current supply capacity of, for example, 15 mA.
  • the third chip 730 has integrated thereon a number of insulating elements (731, 732P, 732N, 741, and 742) that electrically insulate the primary circuit system 700p from the secondary circuit system 700s while providing a signal transmission path between them.
  • the switch circuit 711 switches the connection state between the insulating element 731 and the positive-phase insulating element 732P and the negative-phase insulating element 732N in response to the analog input pulse signal AIN.
  • the switch circuit 711 includes switch elements SW5 and SW6, a comparator CMP, and an inverter INV, just like the fourth embodiment (FIG. 16) described above.
  • the comparator CMP compares the analog input pulse signal AIN input to the non-inverting input terminal (+) with the reference voltage VREF input to the inverting input terminal (-) to output an input pulse signal IN.
  • the input pulse signal IN is at a high level when AIN>VREF.
  • the input pulse signal IN is at a low level when AIN ⁇ VREF.
  • the current consumption of the comparator may be, for example, 15 ⁇ A.
  • the inverter INV generates an inverted input pulse signal INB by inverting the logical level of the input pulse signal IN.
  • the inverted input pulse signal INB is at a low level when the input pulse signal IN is at a high level.
  • the inverted input pulse signal INB is at a high level when the input pulse signal IN is at a low level.
  • the switch element SW5 When the input pulse signal IN is at a high level and the inverted input pulse signal INB is at a low level, the switch element SW5 is turned on and the switch element SW6 is turned off. Therefore, conduction is established between the insulating element 731 and the positive-phase insulating element 732P, and conduction is cut off between the insulating element 731 and the negative-phase insulating element 732N. As a result, a positive-phase second signal RiP is generated in the positive-phase insulating element 732P. On the other hand, a negative-phase second signal RiN is not generated in the negative-phase insulating element 732N.
  • switch element SW5 is in the off state and switch element SW6 is in the on state. Therefore, the connection between the insulating element 731 and the positive-phase insulating element 732P is cut off, and the connection between the insulating element 731 and the negative-phase insulating element 732N is established. As a result, the negative-phase second signal RiN is generated in the negative-phase insulating element 732N. On the other hand, the positive-phase second signal RiP is not generated in the positive-phase insulating element 732P.
  • the reference voltage generating circuit 712 generates a predetermined reference voltage VREF (e.g., 1 V).
  • the current consumption of the reference voltage generating circuit 712 may be, for example, 5 ⁇ A.
  • the output accuracy of the reference voltage VREF may be, for example, ⁇ 2%.
  • the reference voltage generating circuit 712 may be equipped with a trimming function to improve the output accuracy of the reference voltage VREF.
  • the rectifier circuit 713 generates an internal power supply voltage VREG (e.g., 2.4 to 3 V) for the primary circuit system 700p by rectifying and smoothing the node voltages Va and Vb induced in the insulating element 743.
  • the switch circuit 711 and the reference voltage generation circuit 712 both operate by receiving the internal power supply voltage VREG from the rectifier circuit 713.
  • the driving circuit 721 periodically or continuously pulses the first signal Po applied to the insulating element 731.
  • the current consumption of the driving circuit 721 may be, for example, 2 mA.
  • the driving frequency of the first signal Po may be, for example, 10 MHz.
  • the receiving circuit 722 identifies the logical level of the input pulse signal IN by detecting the difference between the positive-phase second signal RiP and the negative-phase second signal RiN.
  • the current consumption of the receiving circuit 722 may be, for example, 5 mA.
  • the majority circuit 724 generates a digital output pulse signal DOUT corresponding to the analog input pulse signal AIN by performing majority decision processing on the identification result of the receiving circuit 722. As with the signal transmission device 400 mentioned above ( Figure 10, etc.), the majority circuit 724 may be omitted.
  • the buffer 723 adjusts the waveform of the digital output pulse signal DOUT and outputs it to the outside of the signal transmission device 700.
  • the oscillator circuit 725 generates a driving clock signal CLK for the power supply driving circuit 726.
  • the current consumption of the oscillator circuit 725 may be, for example, 2 mA.
  • the oscillation frequency of the driving clock signal CLK may be, for example, 40 MHz.
  • the power supply driving circuit 726 generates pulse signals I11 and I12 in synchronization with the driving clock signal CLK.
  • the insulating element 431 transmits a single-phase first signal Po from the secondary circuit system 700s to the primary circuit system 700p.
  • the insulating element 731 functions as a percussion insulating element.
  • the positive-phase insulating element 732P and the negative-phase insulating element 732N transmit differential second signals RiP and RiN, respectively, from the primary circuit system 700p to the secondary circuit system 700s.
  • the positive-phase insulating element 732P and the negative-phase insulating element 732N each function as a response insulating element.
  • Isolation elements 741 and 742 correspond to isolation circuits for transmitting pulse signals I11 and I12 of the second chip 720 as pulse signals (induced currents I21 and I22) of the first chip 710, respectively.
  • the power supply drive circuit 726, the rectifier circuit 713, and the isolation elements 741 and 742 can be understood as components that form the isolated power supply circuit PW.
  • the isolated power supply circuit PW is added to the previously described signal transmission device 400.
  • ⁇ Insulated power supply circuit> 47 is a diagram showing a configuration example of an isolated power supply circuit PW.
  • the insulating element 741 may be a transformer including a secondary coil 741s to which a pulse signal I11 is applied and a primary coil 741p to which an induced current I21 is induced by being electromagnetically coupled to the secondary coil 741s.
  • the insulating element 742 may be a transformer including a secondary coil 742s to which a pulse signal I12 is applied and a primary coil 742p to which an induced current I22 is induced by being electromagnetically coupled to the secondary coil 742s.
  • the second ends of the primary coils 741p and 742p are both connected to the application terminal of the ground voltage GND1.
  • the secondary coils 741s and 742s are connected in series.
  • the primary coils 741p and 742p are connected in series.
  • the secondary coils 741s and 742s have opposite winding directions. Therefore, in the insulating element 741, for example, when a pulse signal I11 (top to bottom in this figure) flows from the first end to the second end of the secondary coil 741s, an induced current I21 (bottom to top in this figure) flows from the second end to the first end of the primary coil 741p. In contrast, in the insulating element 742, for example, when a pulse signal I12 (bottom to top in this figure) flows from the first end to the second end of the secondary coil 742s, an induced current I22 (bottom to top in this figure) flows from the first end to the second end of the primary coil 742p.
  • the rectifier circuit 713 also includes transistors n21 to n23 (npn bipolar transistors), capacitors C21 to C23 and C25, and resistors R21 and R22.
  • transistors n21 to n23 and capacitors C21 to C23 form boost circuits CP21 to CP2x with a number of stages x (where x is an integer equal to or greater than 2) connected in series between the primary coil 741p and the application terminal of the internal power supply voltage VREG.
  • x is an integer equal to or greater than 2
  • the number of stages x of the boost circuits CP21 to CP2x is in no way limited to this example.
  • the emitter of transistor n21 and the collector and base of transistor n22 are connected to the application end of node voltage V1.
  • the emitter of transistor n22 and the collector and base of transistor n23 are connected to the application end of node voltage V2.
  • the emitter of transistor n23 is connected to the application end of node voltage V3.
  • Transistors n21 to n23 may be replaced with diodes (including Schottky diodes).
  • Capacitor C21 is connected between the application end of node voltage V1 and the application end of node voltage Vb.
  • Capacitor C22 is connected between the application end of node voltage V2 and the application end of node voltage Va.
  • Capacitor C23 is connected between the application end of node voltage V3 and the application end of node voltage Vb.
  • the capacitance value of each of capacitors C21 to C23 may be, for example, 10 pF.
  • Resistor R21 is connected between the application terminal of node voltage V3 and the application terminal of internal power supply voltage VREG.
  • the resistance value of resistor R21 may be, for example, 400 ⁇ .
  • the resistor R22 and the capacitor C25 may be connected in parallel between the application terminal of the internal power supply voltage VREG and the application terminal of the ground voltage GND1.
  • the resistance value of the resistor R22 may be, for example, 100 k ⁇ (assuming a load of 25 ⁇ A).
  • the capacitance value of the capacitor C25 may be, for example, 50 pF.
  • the isolated power supply circuit PW of this configuration example can realize efficient boosting by utilizing the voltage difference of the return swing, based on the same operating principle as the first main part of the isolated switch 600 ( Figures 37 and 38). Therefore, even in a system in which the primary circuit system 700p does not have a stable external power source, it is possible to supply power from the secondary circuit system 700s to the primary circuit system 700p.
  • the isolated power supply circuit PW can be implemented using a small transformer (isolation elements 741 and 742) that can be built into the signal transmission device 700. This means that the cost is lower than that of a configuration that uses a typical isolated DC/DC converter.
  • the current supply capacity of the isolated power supply circuit PW is smaller than that of the external power supply of the secondary circuit system 700s (for example, 25 ⁇ A or less). Therefore, it is desirable for the current consumption of the primary circuit system 700p to be as small as possible.
  • the signal transmission device 700 like the previously described signal transmission device 400 (FIG. 10, etc.), employs a reflective isolated communication method in which the primary circuit system 700p responds to a sounding from the secondary circuit system 700s. Therefore, when driving each of the positive-phase isolation element 732P and the negative-phase isolation element 732N, the primary circuit system 700p only needs to perform switch control according to the input pulse signal IN. Therefore, even if the current supply capacity of the isolated power supply circuit PW is poor, there is little disruption to signal transmission from the primary circuit system 700p to the secondary circuit system 700s.
  • the signal transmission device 700 is configured based on the fourth embodiment (FIG. 16) described above.
  • the isolated power supply circuit PW can be suitably introduced even when the other embodiments (FIG. 10, FIG. 13, FIG. 14, FIG. 17, FIG. 18, FIG. 20, or FIG. 21) are used as the basis.
  • FIG. 48 is a diagram showing a modified example of a signal transmission device 700 according to an additional embodiment.
  • the signal transmission device 700 of this modified example multiple insulating elements are stacked in layers, as in the previous FIGS. 42 and 43.
  • the first signal Po is isolated and transmitted through the insulating elements 731 and 733.
  • the positive-phase second signal RiP is isolated and transmitted through the positive-phase insulating elements 732P and 734P.
  • the negative-phase second signal RiN is isolated and transmitted through the negative-phase insulating elements 732N and 734N.
  • the pulse signal I11 is isolated and transmitted through the insulating elements 741 and 743.
  • the pulse signal I12 is isolated and transmitted through the insulating elements 742 and 744.
  • the dielectric strength between the first chip 710 and the second chip 720 can be improved.
  • FIG. 49 is a diagram showing a modified example of the isolated power supply circuit PW.
  • the isolated power supply circuit PW of this modified example includes insulating elements 743 and 744 in addition to the previously described insulating elements 741 and 742.
  • the insulating element 743 may be a transformer including a secondary coil 743s connected in series to the primary coil 741p of the insulating element 741, and a primary coil 743p electromagnetically coupled to the secondary coil 743s.
  • the insulating element 744 may be a transformer including a secondary coil 744s connected in series to the primary coil 742p of the insulating element 742, and a primary coil 744p electromagnetically coupled to the secondary coil 744s.
  • Secondary coils 743s and 744s are connected in series. In accordance with this diagram, a first end of secondary coil 743s is connected to a first end of primary coil 741p. A first end of secondary coil 744s is connected to a first end of primary coil 742p. A second end of each of secondary coils 743s and 744s is connected to a second end of each of primary coils 741p and 742p.
  • the primary coils 743p and 744p are connected in series.
  • an induced current I21 flows from the second end to the first end of the primary coil 741p.
  • an induced current I21 flows from the first end to the second end of the secondary coil 743s. Therefore, an induced current I31 (bottom to top in this figure) flows from the second end to the first end of the primary coil 743p.
  • the rectifier circuit 713 includes transistors n21 to n23, capacitors C21 to C23 and C25, and resistors R21 and R22, as well as transistor n24 (e.g., an npn bipolar transistor) and capacitor C24. That is, the rectifier circuit 713 includes a fourth-stage boost circuit CP24 in addition to the boost circuits CP21 to CP24 already described.
  • the collector and base of transistor n24 are connected to the application terminal of node voltage V3.
  • the emitter of transistor n24 is connected to the application terminal of node voltage V4.
  • Capacitor C24 is connected between the application terminal of node voltage V4 and the application terminal of node voltage Va.
  • FIG. 50 shows modified examples of insulating elements 731 and 733 for percussion.
  • insulating element 731 may be a transformer including a secondary coil 731s connected to drive circuit 721 and a primary coil 731p electromagnetically coupled to secondary coil 731s.
  • insulating element 733 may be a transformer including a secondary coil 733s connected in series to primary coil 731p of insulating element 731 and a primary coil 733p electromagnetically coupled to secondary coil 733s.
  • an induced current I51 flows from the second end to the first end of the primary coil 731p.
  • an induced current I51 flows from the first end to the second end of the secondary coil 733s. Therefore, an induced current I61 (bottom to top in this figure) flows from the second end to the first end of the primary coil 733p.
  • the dielectric strength between the first chip 710 and the second chip 720 can be improved.
  • the third chip 730 may have insulating elements 735 and 636 integrated therein.
  • the insulating element 735 may be a transformer including a secondary coil 735s connected to the drive circuit 721 and a primary coil 735p electromagnetically coupled to the secondary coil 735s.
  • the insulating element 736 may be a transformer including a secondary coil 736s connected in series to the primary coil 735p of the insulating element 735 and a primary coil 736p electromagnetically coupled to the secondary coil 736s.
  • the secondary coils 731s and 735s are connected in series.
  • the secondary coils 731s and 735s have opposite winding directions. Therefore, in the insulating element 731, for example, when a pulse signal I41 (top to bottom in this figure) flows from the first end to the second end of the secondary coil 731s, an induced current I51 (bottom to top in this figure) flows from the second end to the first end of the primary coil 731p. In contrast, in the insulating element 735, for example, when a pulse signal I42 (bottom to top in this figure) flows from the first end to the second end of the secondary coil 735s, an induced current I52 (bottom to top in this figure) flows from the first end to the second end of the primary coil 735p.
  • an induced current I52 (bottom to top in this figure) flows from the first end to the second end of the primary coil 735p
  • an induced current I52 (top to bottom in this figure) flows from the second end to the first end of the secondary coil 736s in the insulating element 736. Therefore, an induced current I62 (bottom to top in this figure) flows from the second end to the first end of the primary coil 736p.
  • a switch section (504, 504b, 504c) configured to be controlled to a conductive state/non-conductive state;
  • a conduction circuit (501, 501e) configured to control the switch unit (504, 504b, 504c) to the conductive state;
  • an adjustment circuit (502, 502a, 502d) that adjusts at least the switch unit (504, 504b, 504c) from the conductive state to the non-conductive state;
  • a pulse supply circuit (503, 503f) that receives a control signal (DIN) and supplies pulse signals (Sp1, Sp2, Sp21, Sp22, Sp4) to at least one of the conduction circuit (501, 501e) and the adjustment circuit (502, 502a, 502d); having The conductive circuit (501, 501e) a first insulating element (510, 5101, 5102) having a first primary coil (511, 5111, 5121) connected to the pulse supply circuit (503, 503f) and a first secondary coil (512, 51
  • the conductive circuit (501, 501e) is an insulating switch (500, 500a, 500b, 500c, 500d, 500e, 500f) described in Appendix 1, which has a configuration in which a diode (513) whose forward direction is the direction in which an induced current generated in the first secondary coil (512) flows is disposed between the first secondary coil (512) and a control terminal of the switch unit (504, 504b, 504c).
  • the switch section (504, 504c) has an n-channel MOS transistor,
  • the conductive circuit (501, 501e) is configured so that the induced current flows into a gate; 3.
  • the switch section (504b) has a p-channel MOS transistor (541b),
  • the conduction circuit (501) is configured to draw current from the gate with the induced current; 2.
  • the isolation switch (500b) of claim 1, wherein the regulation circuit (502) is configured to supply a current to the gate.
  • the switch section (504c) has a configuration in which a first switching element (5411) and a second switching element (5412) are connected in series,
  • the first switching element (5411) and the second switching element (5412) are both n-channel MOS transistors or p-channel MOS transistors
  • the conductive circuit (501) is an insulating switch (500c, 500d, 500e) described in any one of Appendices 1 to 4, in which a first end (P11) of the first secondary coil (512, 5121, 5122) is connected to a connection point where the gates of both switching elements (5411, 5412) are connected to each other, and a second end (P12) is connected to a connection point where the sources of both switching elements (5411, 5412) are connected to each other.
  • the adjustment circuit (502, 502a, 502d) has an adjustment switching element (524, 524b) connected between the gate and source of a switching element (541, 541b, 5411, 5412) forming the switch unit (504, 504b, 504c), and is configured to turn on the adjustment switching element (524, 524b) by an induced current of the second secondary coil (522).
  • the adjustment circuit (502a, 502d, 502e) is configured to assist the operation of placing the switch section (504, 504c) of the conduction circuit (501, 501a, 501e) in a conductive state when the control signal (DIN) is at the first level, and the pulse supply circuit (503) is configured to supply the pulse signal to the second primary coil (521) of the second isolation element (520).
  • Appendix 8 The insulating switch (500d) described in any one of Appendices 1 to 7, wherein the conductive circuit (501) is configured to suppress the operation of bringing the switch section (504c) of the adjustment circuit (502d) into the non-conductive state when the control signal (DIN) is at a first level, and is configured to turn off the first adjustment switching element (524) by an induced current (Id1) of the first secondary coil (512).
  • a plurality of the first secondary coils (5112, 5122) are connected in series, An insulating switch (500e) according to any one of appendices 1 to 8, configured to have the first primary coil (5111, 5121) electromagnetically coupled to each of the first secondary coils (5112, 5122).
  • Appendix 10 An insulating switch (500e) according to any one of Appendices 1 to 9, wherein the first secondary coil (5112) and the second secondary coil (522e) are connected in series, and the winding direction of the second secondary coil (522e) is opposite to the winding direction of the first secondary coil (5112).
  • the insulating switch (500, 500a, 500b, 500c, 500d, 500e, 500f) according to any one of appendices 1 to 10, wherein the pulse supply circuit (503, 503f) is configured to generate the pulse signal (Sp1, Sp4) with a first period for a predetermined period from the point in time when the control signal (DIN) is switched from the second level to the first level, and then generate the pulse signal with a second period longer than the first period.
  • the isolation switch (500f) described in Appendix 11 is configured to supply the pulse signal (Sp4) to a first end of the first primary coil (511f) when the control signal (DIN) is at the first level, and not supply the pulse signal to the first primary coil (511f) when the control signal (DIN) is at the second level.
  • the adjustment circuit (507) is composed of a resistor (571) connected between a control terminal of the switch section (504) and a ground potential (GND).
  • the adjustment circuit (502d) a first adjustment switching element (524) connected in parallel with the first secondary coil (512); a second adjustment switching element (528) connected in parallel with the second secondary coil (522); the first adjustment switching element (524) is switched ON by a current (Id21) induced by the second secondary coil (522) when the pulse signal (Sp2) is supplied to the second primary coil (521); the second adjustment switching element (528) is switched ON by a current (Id1) induced by the first secondary coil (512) when the pulse signal (Sp1) is supplied to the first primary coil (511);
  • the isolation switch (500d) according to any one of appendices 1 to 8, having a configuration in which the first adjustment switching element (524) is switched OFF.
  • the conduction circuit includes a multi-stage boost circuit (CP11, CP12) connected in series between the first secondary coil (631s) and a control terminal (GO) of the switch unit, Among the multiple-stage boost circuits (CP11, CP12), each odd-stage boost circuit (CP11) includes a first diode (n11) connected between the first secondary coil (631s) and a control terminal (GO) of the switch unit so that a direction in which an induced current (I21) generated in the first secondary coil (631s) flows is a forward direction, and a first capacitor (C11) connected between the cathode of the first diode (n11) and the second secondary coil (632s),
  • the isolation switch (600) according to any one of Appendices 1 to 15, wherein among the multiple-stage boost circuits (CP11, CP12), each of the even-stage boost circuits (CP12) includes a second diode (n12) connected between the first secondary coil (631s) and a control terminal (GO
  • the adjustment circuit includes: A first adjustment switching element (N11) connected in parallel with the first secondary coil (631s); a first transistor (n14) connected between the second secondary coil (632s) and a control terminal of the first adjustment switching element (N11); a first capacitor (C14) connected between a first main electrode of the first transistor (n14) and a control terminal; a first resistor (R14) connected between the second main electrode of the first transistor (n14) and a control terminal; 17.
  • the adjustment circuit includes: A second adjustment switching element (N12) connected in parallel with the second secondary coil (632s); A second transistor (n15) connected between the first secondary coil (631s) and a control terminal of the second adjustment switching element (N12); a second capacitor (C15) connected between the first main electrode of the second transistor (n15) and a control terminal; a second resistor (R15) connected between the second main electrode of the second transistor (n15) and a control terminal; 18.
  • a third insulating element (633) having a third primary coil (633p) connected in series with the first secondary coil (631s) and a third secondary coil (633s) electromagnetically coupled with the third primary coil (633p); a fourth insulating element (634) having a fourth primary coil (634p) connected in series with the second secondary coil (632s) and a fourth secondary coil (634s) electromagnetically coupled to the fourth primary coil (634p); and wherein the switch unit (640) is controlled by induced currents (I31, I32) flowing through the third secondary coil (633s) and the fourth secondary coil (634s), respectively.
  • Appendix 21 A sequencer having an isolation switch (500, 500a, 500b, 500c, 500d, 500e, 500f) according to any one of appendixes 1 to 20.
  • Appendix 1 to 21 make it possible to provide an insulating switch and a sequencer that can operate stably for a long period of time.
  • a signal transmission device (400) configured to transmit a signal between a primary circuit system (400p) and a secondary circuit system (400s) while isolating the primary circuit system (400p) and the secondary circuit system (400s), a first isolation element (431, 433) configured to transmit a first signal (Po) from the secondary circuitry (400s) to the primary circuitry (400p); a second isolation element (432, 434) configured to transmit a second signal (Ri) from the primary circuitry (400p) to the secondary circuitry (400s); A drive circuit (421) provided in the secondary circuit system (400s) and configured to drive the first isolation element (431, 433); a switch circuit (411) provided in the primary circuit system (400p) and configured to switch a connection state between the first isolation element (431) and the second isolation element (432, 434) in response to an input signal (INP, INN); A signal transmission device (400) comprising: a receiving circuit (422) provided in the secondary circuit system (400s) and configured to
  • the second isolation element (432) is configured to output the second signal (Ri) in a single phase;
  • the second isolation element (432) includes a positive phase isolation element (432P) and a negative phase isolation element (432N), and is configured to differentially output output signals of the positive phase isolation element (432P) and the negative phase isolation element (432N) as the second signal (RiP, RiN);
  • switch circuit (411) further includes a second switch element (SW9, SW10) connected between the first isolation element (433) and the second isolation element (434).
  • Appendix 30 A signal transmission device (400) according to any one of appendices 22 to 30, wherein the power source of the secondary circuit system (400s) has a current capacity greater than that of the power source of the primary circuit system (400p).
  • the signal transmission device (700) according to any one of Appendices 22 to 26, further comprising an isolated power supply circuit (PW) configured to supply power from the secondary circuit system (700s) to the primary circuit system (700p) while insulating the primary circuit system (700p) from the secondary circuit system (700s).
  • PW isolated power supply circuit
  • the isolated power supply circuit (PW) comprises: a power supply driver (726) configured to generate a third signal (I11) and a fourth signal (I12), respectively; a third isolation element (741) configured to be driven by the third signal (I11) while isolating the primary circuit system (700p) and the secondary circuit system (700s); a fourth isolation element (742) configured to be driven by the fourth signal (I12) while providing isolation between the primary circuit system (700p) and the secondary circuit system (700s); a rectifier circuit (713) configured to generate a power supply voltage (VREG) of the primary circuit system (700p) using a first voltage (Va) induced in the primary circuit system (700p) via the third insulating element (741) and a second voltage (Vb) induced in the primary circuit system (700p) via the fourth insulating element (742); 33.
  • the signal transmission device (700) of claim 32 comprising:
  • the rectifier circuit (713) includes a multi-stage boost circuit (CP21 to CP24) connected in series between an application terminal of the first voltage (Va) and an application terminal of the power supply voltage (VREG), Among the multiple-stage boost circuits (CP21 to CP24), each of the odd-stage boost circuits (CP21, CP23) includes a first diode (n21, n23) connected between an application terminal of the first voltage (Va) and an application terminal of the power supply voltage (VREG) such that a direction in which a first current (I31) induced via the third insulating element (741) flows is a forward direction, and a first capacitor (C21, C23) connected between a cathode of the first diode (n21, n23) and an application terminal of the second voltage (Vb),
  • a fifth insulating element (743) configured to provide insulation between the third insulating element (741) and the application terminal of the first voltage (Va);
  • a sixth insulating element (744) configured to provide insulation between the fourth insulating element (742) and the application terminal of the second voltage (Vb);
  • the drive circuit generates a third signal (I41) and a fourth signal (I42) as the first signal (Po);
  • a signal transmission device (700) according to any one of Appendices 22 to 26, wherein a secondary coil (731s) of the first insulating element (731) to which the third signal (I41) is applied and a secondary coil (735s) of the third insulating element (735) to which the fourth signal (I42) is applied are connected in series, and a winding direction of the secondary coil (731s) of the first insulating element (731) is opposite to a winding direction of the secondary coil (735s) of the third insulating element (735).
  • Appendix 38 a third insulating element (733) configured to provide insulation between the first insulating element (731) and the switch circuit (711); a fourth isolation element (734) configured to provide isolation between the second isolation element (732) and the receiving circuitry 722;
  • a signal transmission device as described in any of Supplementary Notes 22 to 38 can achieve signal transmission that is not dependent on the power supply of the primary circuit system.
  • a power supply driver circuit (726) configured to generate a first signal (I11) and a second signal (I12), respectively;
  • a first isolation element (741) configured to be driven by the first signal (I11) while isolating the primary circuit system (700p) from the secondary circuit system (700s);
  • a second isolation element (742) configured to be driven by the second signal (I12) while providing isolation between the primary circuit system (700p) and the secondary circuit system (700s);
  • a rectifier circuit (713) configured to generate a power supply voltage (VREG) of the primary circuit system (700p) using a first voltage (Va) induced in the primary circuit system (700p) via the first insulating element (741) and a second voltage (Vb) induced in the primary circuit system (700p) via the second insulating element (742);
  • the rectifier circuit (713) includes a multi-stage boost circuit (CP21 to CP24) connected in series between an application terminal of the first voltage (Va) and an application terminal of the power supply voltage (VREG), Among the multiple-stage boost circuits (CP21 to CP24), each of the odd-stage boost circuits (CP21, CP23) includes a first diode (n21, n23) connected between an application terminal of the first voltage (Va) and an application terminal of the power supply voltage (VREG) such that a direction in which a first current (I31) induced via the first insulation element (741) flows is a forward direction, and a first capacitor (C21, C23) connected between a cathode of the first diode (n21, n23) and an application terminal of the second voltage (Vb),
  • the isolated power supply circuit (PW) according to Appendix 39, wherein among the multiple-stage boost circuits (CP21 to CP24), each of the even-stage boost circuits (CP
  • the isolated power supply circuits described in Supplementary Notes 39 and 40 make it possible to supply power from the secondary circuit to a primary circuit that does not have a power source.
  • the first insulating element (631, 731, 741) includes a first coil (631p, 731s, 741s) to which a first signal (I11, I41) is applied, and a second coil (631s, 731p, 741p) electromagnetically coupled to the first coil (631p, 731s, 741s),
  • the second insulating element (632, 735, 742) includes a third coil (632p, 735s, 742s) to which a second signal (I12, I42) is applied, and a fourth coil (632s, 735p, 742p) electromagnetically coupled to the third coil (632p, 735s, 742s),
  • the third insulating element (633, 733, 743) includes a fifth coil (633p, 733s, 743s) connected in series to the second coil (631s, 731p, 741p) and a sixth coil (633s, 733p, 743p) electromagnetically coupled to the fifth coil (633p, 733s, 743s),
  • the fourth isolation element (634, 736, 744) includes a seventh coil (634p, 736s, 744s) connected in series with the fourth coil (632s, 735p, 742p) and an eighth coil (634s, 736p, 744p) electromagnetically coupled to the seventh coil (634p, 736s, 744s).

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Abstract

導通回路（５０１）は、パルス供給回路（５０３）と接続される第１一次側コイル（５１１）と、第１一次側コイル（５１１）と電磁結合される第１二次側コイル（５１２）とを有し、パルス供給回路（５０３）は、制御信号（ＤＩＮ）が第１レベルのとき第１一次側コイル（５１１）にパルス信号（Ｓｐ１）を供給し、制御信号（ＤＩＮ）が第１レベルから第１レベルと異なる第２レベルに切り替わった時点から一定の期間、第２一次側コイル（５２１）にパルス信号（Ｓｐ２）を供給する構成である。

Description

絶縁スイッチ及びシーケンサ
　本開示は、絶縁スイッチに関するものであり、絶縁スイッチを用いたシーケンサに関する。また、本開示は、信号伝達装置に関する。
　従来から、フォトカプラーを用い、一次側回路と二次側回路とを絶縁するスイッチが採用されている（例えば、特許文献１参照）。
　また、従来、一次回路系と二次回路系との間を電気的に絶縁しつつ、一次回路系と二次回路系との間で信号を伝達する信号伝達装置は、様々なアプリケーション（電源装置又はモータ駆動装置など）に用いられている。
　なお、上記に関連する従来技術の一例としては、本願出願人による特許文献２を挙げることができる。
特開２０２０－０９６０５１号公報 国際公開第２０２２／０７０９４４号
［概要］
　長期間にわたり安定して動作可能な絶縁スイッチの要求が高まっている。
　また、従来の信号伝達装置は、一次回路系の電源が不安定又は能力不足である場合に一次回路系から二次回路系への信号伝達に支障を生じ得る。
　例えば、本開示に係る絶縁スイッチは、導通状態／非導通状態に制御される構成のスイッチ部と、前記スイッチ部を前記導通状態に制御する構成の導通回路と、少なくとも前記スイッチ部を前記導通状態から前記非導通状態に調整する調整回路と、制御信号を受信し、前記導通回路及び前記調整回路の少なくとも一方にパルス信号を供給するパルス供給回路と、を有する。前記導通回路は、前記パルス供給回路と接続される第１一次側コイルと、前記第１一次側コイルと電磁結合される第１二次側コイルとを有する第１絶縁素子を有し、前記第１一次側コイルに供給された前記パルス信号の立ち上がり時に流れる誘導電流で前記スイッチ部を導通状態にするように構成される。前記調整回路は、前記パルス供給回路と接続される第２一次側コイルと、前記第２一次側コイルと電磁結合される第２二次側コイルとを有する第２絶縁素子と、前記パルス信号の立ち上がり時に前記第２二次側コイルに流れる誘導電流で前記スイッチ部の制御端子の電圧を調整して前記スイッチ部を前記非導通状態に調整する調整素子と、を有する。前記パルス供給回路は、前記制御信号が第１レベルのとき前記第１一次側コイルに前記パルス信号を供給し、前記制御信号が前記第１レベルから前記第１レベルと異なる第２レベルに切り替わった時点から、前記第２一次側コイルに前記パルス信号を供給し、前記制御信号が前記第１レベルであるときに前記スイッチ部が前記導通状態に設定されるように構成される。
　また、例えば、本開示に係る信号伝達装置は、一次回路系と二次回路系との間を絶縁しつつ前記一次回路系と前記二次回路系との間で信号伝達を行うように構成される信号伝達装置であって、前記二次回路系から前記一次回路系に第１信号を伝達するように構成される第１絶縁素子と、前記一次回路系から前記二次回路系に第２信号を伝達するように構成される第２絶縁素子と、前記二次回路系に設けられ前記第１絶縁素子を駆動するように構成される駆動回路と、前記一次回路系に設けられ入力信号に応じて前記第１絶縁素子と前記第２絶縁素子との接続状態を切り替えるように構成されるスイッチ回路と、前記第２信号を検出して前記入力信号に応じた出力信号を生成するように構成される受信回路とを備える。
図１は、信号伝達装置の基本構成を示す図である。 図２は、トランスチップの基本構造を示す図である。 図３は、２チャンネル型のトランスチップとして用いられる半導体装置の斜視図である。 図４は、図３に示す半導体装置の平面図である。 図５は、図３の半導体装置において低電位コイルが形成された層を示す平面図である。 図６は、図３の半導体装置において高電位コイルが形成された層を示す平面図である。 図７は、図６に示すVIII-VIII線に沿う断面図である。 図８は、図７に示す領域XIIIの拡大図（分離構造）を示す図である。 図９は、トランスチップのレイアウト例を模式的に示す図である。 図１０は、信号伝達装置の第１実施形態を示す図である。 図１１は、第１実施形態の第１動作例（間欠）を示す図である。 図１２は、第１実施形態の第２動作例（連続）を示す図である。 図１３は、信号伝達装置の第２実施形態を示す図である。 図１４は、信号伝達装置の第３実施形態を示す図である。 図１５は、第３実施形態の動作例を示す図である。 図１６は、信号伝達装置の第４実施形態を示す図である。 図１７は、信号伝達装置の第５実施形態を示す図である。 図１８は、信号伝達装置の第６実施形態を示す図である。 図１９は、第６実施形態の動作例を示す図である。 図２０は、信号伝達装置の第７実施形態を示す図である。 図２１は、信号伝達装置の第８実施形態を示す図である。 図２２は、第８実施形態の動作例を示す図である。 図２３は、本開示の実施形態にかかる絶縁スイッチの一形態の概略回路図である。 図２４は、絶縁スイッチの動作を示すタイミングチャートである。 図２５は、第１変形例の絶縁スイッチの動作を示すタイミングチャートである。 図２６は、第２変形例の絶縁スイッチの概略回路図である。 図２７は、第２変形例の絶縁スイッチの動作を示すタイミングチャートである。 図２８は、第３変形例の絶縁スイッチの概略回路図である。 図２９は、第４変形例の絶縁スイッチの概略回路図である。 図３０は、第５変形例の絶縁スイッチの概略回路図である。 図３１は、第５変形例の絶縁スイッチの動作を示すタイミングチャートである。 図３２は、第６変形例の絶縁スイッチの概略回路図である。 図３３１は、第６変形例の絶縁スイッチの別の構成例の概略回路図である。 図３４は、第７変形例の絶縁スイッチの概略回路図である。 図３５は、第７変形例の絶縁スイッチの動作を示すタイミングチャートである。 図３６は、絶縁スイッチの追加実施形態を示す図である。 図３７は、追加実施形態に係る絶縁スイッチの第１要部を示す図である。 図３８は、第１要部の動作例を示す図である。 図３９は、追加実施形態に係る絶縁スイッチの第２要部を示す図である。 図４０は、追加実施形態に係る絶縁スイッチの第３要部を示す図である。 図４１は、第３要部における第３チップを示す図である。 図４２は、第３要部の変形例を示す図である。 図４３は、第３要部の変形例における第３チップを示す図である。 図４４は、第２チップの変形例を示す図である。 図４５は、上記変形例における第２チップの動作例を示す図である。 図４６は、信号伝達装置の追加実施形態を示す図である。 図４７は、絶縁電源回路の一構成例を示す図である。 図４８は、追加実施形態に係る信号伝達装置の変形例を示す図である。 図４９は、絶縁電源回路の変形例を示す図である。 図５０は、打診用の絶縁素子の変形例を示す図である。
［詳細な説明］
　以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。
　まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明する。任意の回路素子、配線（ライン）、ノードなど、回路を形成する複数の部位間について「接続」とは、機械的に接続される場合を含むとともに、電気的に接続される、換言すると、電気が流れる状態になる場合も含む。つまり、「接続する」は、「電気的に接続する」場合を含む。
　ラインとは電気信号が伝播又は供給される配線を指す。グラウンド電位とは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体にて形成される。０Ｖの電位をグラウンド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧は、グラウンド電位から見た電位を表す。
　「レベル」とは電位のレベルを指し、任意の信号又は電圧についてＨｉレベルとはＬｏレベルよりも高い電位を有する。任意のデジタル信号はＨｉレベル又はＬｏレベルの信号レベルをとる。任意の注目した信号又は電圧について、信号又は電圧がＨｉレベルにあるとは厳密には信号又は電圧のレベルがＨｉレベルにあることを意味し、信号又は電圧がＬｏレベルにあるとは厳密には信号又は電圧のレベルがＬｏレベルにあることを意味するものとする。信号についてのレベルは信号レベルと表現されることがあり、電圧についてのレベルは電圧レベルと表現されることがある。任意の注目した信号について、当該信号がＨｉレベルであるとき、当該信号の反転信号はＬｏレベルをとり、当該信号がＬｏレベルであるとき、当該信号の反転信号はＨｉレベルをとる。なお、Ｈｉレベルを第１レベルと称する場合がある。
　Ｈｉレベル又はＬｏレベルの信号レベルをとる任意の信号において、当該信号のレベルがＨｉレベルとなる期間をＨｉレベル期間と称する。また、同様の信号において、当該信号のレベルがＬｏレベルとなる期間をＬｏレベル期間と称する。Ｈｉレベル又はＬｏレベルの電圧レベルをとる任意の電圧についても同様である。
　スイッチング素子は、ＯＮ状態又はＯＦＦ状態をとる。スイッチング素子がＯＮ状態のとき、スイッチの両端間が導通となる。一方、スイッチング素子がＯＦＦ状態のとき、スイッチの両端間が非導通となる。また、スイッチング素子がＯＮ状態となっている期間をＯＮ期間と称し、スイッチング素子がＯＦＦ状態となっている期間をＯＦＦ期間と称する。また、スイッチング素子がＯＦＦ状態のときＯＮ状態に切り替わることをターンＯＮと称することがあり、ＯＮ状態のときＯＦＦ状態切り替わることをターンＯＦＦと称することがある。
　スイッチング素子の一例としてＭＯＳ（Metal　Oxide　Semiconductor）電界効果トランジスタが用いられる場合がある。ＭＯＳ電界効果トランジスタとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐチャンネル型、Ｎチャンネル型、又は真性の半導体層」の少なくとも３層からなるトランジスタをいう。つまり、ＭＯＳ電界効果トランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。
　ＭＯＳ電界効果トランジスタを含む電界効果トランジスタとして構成された任意のトランジスタについて、ＯＮ状態のとき、トランジスタのドレイン及びソース間が導通する状態となる。また、ＯＦＦ状態のとき、トランジスタのドレイン及びソース間が非導通となる状態（遮断状態）となる。電界効果トランジスタに分類されないトランジスタについても同様である。以下に示される任意のＭＯＳ電界効果トランジスタにおいて、特に記述無き限り、バッグゲートはソースに接続されているものとする。なお、以下の説明において、ＭＯＳ電界効果トランジスタを単にＭＯＳトランジスタと称する場合がある。
＜信号伝達装置（基本構成）＞
　図１は、信号伝達装置の基本構成を示す図である。本構成例の信号伝達装置２００は、一次回路系２００ｐ（ＶＣＣ１－ＧＮＤ１系）と二次回路系２００ｓ（ＶＣＣ２－ＧＮＤ２系）との間を絶縁しつつ、一次回路系２００ｐから二次回路系２００ｓにパルス信号を伝達し、二次回路系２００ｓに設けられたスイッチ素子（不図示）のゲートを駆動する半導体集積回路装置（いわゆる絶縁ゲートドライバＩＣ）である。例えば、信号伝達装置２００は、コントローラチップ２１０と、ドライバチップ２２０と、トランスチップ２３０と、を単一のパッケージに封止して成る。
　コントローラチップ２１０は、電源電圧ＶＣＣ１（例えばＧＮＤ１基準で最大７Ｖ）の供給を受けて動作する半導体チップである。コントローラチップ２１０には、例えば、パルス送信回路２１１と、バッファ２１２及び２１３が集積されている。
　パルス送信回路２１１は、入力パルス信号ＩＮに応じて送信パルス信号Ｓ１１及びＳ２１を生成するパルスジェネレータである。より具体的に述べると、パルス送信回路２１１は、入力パルス信号ＩＮがハイレベルである旨を通知するときには、送信パルス信号Ｓ１１のパルス駆動（単発または複数発の送信パルス出力）を行い、入力パルス信号ＩＮがローレベルである旨を通知するときには、送信パルス信号Ｓ２１のパルス駆動を行う。すなわち、パルス送信回路２１１は、入力パルス信号ＩＮの論理レベルに応じて、送信パルス信号Ｓ１１及びＳ２１のいずれか一方をパルス駆動する。
　バッファ２１２は、パルス送信回路２１１から送信パルス信号Ｓ１１の入力を受けて、トランスチップ２３０（具体的にはトランス２３１）をパルス駆動する。
　バッファ２１３は、パルス送信回路２１１から送信パルス信号Ｓ２１の入力を受けて、トランスチップ２３０（具体的にはトランス２３２）をパルス駆動する。
　ドライバチップ２２０は、電源電圧ＶＣＣ２（例えばＧＮＤ２基準で最大３０Ｖ）の供給を受けて動作する半導体チップである。ドライバチップ２２０には、例えば、バッファ２２１及び２２２と、パルス受信回路２２３と、ドライバ２２４が集積されている。
　バッファ２２１は、トランスチップ２３０（具体的にはトランス２３１）に誘起される受信パルス信号Ｓ１２を波形整形してパルス受信回路２２３に出力する。
　バッファ２２２は、トランスチップ２３０（具体的にはトランス２３２）に誘起される受信パルス信号Ｓ２２を波形整形してパルス受信回路２２３に出力する。
　パルス受信回路２２３は、バッファ２２１及び２２２を介して入力される受信パルス信号Ｓ１２及びＳ２２に応じてドライバ２２４を駆動することにより出力パルス信号ＯＵＴを生成する。より具体的に述べると、パルス受信回路２２３は、受信パルス信号Ｓ１２のパルス駆動を受けて出力パルス信号ＯＵＴをハイレベルに立ち上げる一方、受信パルス信号Ｓ２２のパルス駆動を受けて出力パルス信号ＯＵＴをローレベルに立ち下げるようにドライバ２２４を駆動する。すなわち、パルス受信回路２２３は、入力パルス信号ＩＮの論理レベルに応じて出力パルス信号ＯＵＴの論理レベルを切り替える。なお、パルス受信回路２２３としては、例えば、ＲＳフリップフロップを好適に用いることができる。
　ドライバ２２４は、パルス受信回路２２３の駆動制御に基づいて出力パルス信号ＯＵＴを生成する。
　トランスチップ２３０は、トランス２３１及び２３２を用いてコントローラチップ２１０とドライバチップ２２０との間を直流的に絶縁しつつ、パルス送信回路２１１から入力される送信パルス信号Ｓ１１及びＳ２１をそれぞれ受信パルス信号Ｓ１２及びＳ２２としてパルス受信回路２２３に出力する。なお、本明細書中において、「直流的に絶縁する」とは、絶縁すべき対象物が導体では接続されていないということである。
　より具体的に述べると、トランス２３１は、一次側コイル２３１ｐに入力される送信パルス信号Ｓ１１に応じて、二次側コイル２３１ｓから受信パルス信号Ｓ１２を出力する。一方、トランス２３２は、一次側コイル２３２ｐに入力される送信パルス信号Ｓ２１に応じて、二次側コイル２３２ｓから受信パルス信号Ｓ２２を出力する。
　このように、絶縁間通信に用いられるスパイラルコイルの特性上、入力パルス信号ＩＮは、２本の送信パルス信号Ｓ１１及びＳ２１（＝ライズ信号及びフォール信号に相当）に分離された後、２つのトランス２３１及び２３２を介して一次回路系２００ｐから二次回路系２００ｓに伝達される。
　なお、本構成例の信号伝達装置２００は、コントローラチップ２１０及びドライバチップ２２０とは別に、トランス２３１及び２３２のみを搭載するトランスチップ２３０を独立に有しており、これら３つのチップを単一のパッケージに封止して成る。
　このような構成とすることにより、コントローラチップ２１０、及び、ドライバチップ２２０については、いずれも一般の低耐圧～中耐圧プロセス（数Ｖ～数十Ｖ耐圧）で形成することができるので、専用の高耐圧プロセス（数ｋＶ耐圧）を用いる必要がなくなり、製造コストを低減することが可能となる。
　なお、信号伝達装置２００は、例えば、車両に搭載される車載機器の電源装置またはモータ駆動装置などで好適に利用することができる。上記の車両には、エンジン車のほか、電動車（ＢＥＶ［battery　electric　vehicle］、ＨＥＶ［hybrid　electric　vehicle」、ＰＨＥＶ／ＰＨＶ（plug-in　hybrid　electric　vehicle／plug-in　hybrid　vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel　cell　electric　vehicle／fuel　cell　vehicle］などのｘＥＶ）も含まれる。
＜トランスチップ（基本構造）＞
　次に、トランスチップ２３０の基本構造について説明する。図２は、トランスチップ２３０の基本構造を示す図である。本図のトランスチップ２３０において、トランス２３１は、上下方向に対向する一次側コイル２３１ｐと二次側コイル２３１ｓを含む。トランス２３２は、上下方向に対向する一次側コイル２３２ｐと二次側コイル２３２ｓを含む。
　一次側コイル２３１ｐ及び２３２ｐは、いずれも、トランスチップ２３０の第１配線層（下層）２３０ａに形成されている。二次側コイル２３１ｓ及び２３２ｓは、いずれも、トランスチップ２３０の第２配線層（本図では上層）２３０ｂに形成されている。なお、二次側コイル２３１ｓは、一次側コイル２３１ｐの直上に配置され、一次側コイル２３１ｐに対向している。また、二次側コイル２３２ｓは、一次側コイル２３２ｐの直上に配置され、一次側コイル２３２ｐに対向している。
　一次側コイル２３１ｐは、内部端子Ｘ２１に接続された第１端を始点として、内部端子Ｘ２１の周囲を時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が内部端子Ｘ２２に接続されている。一方、一次側コイル２３２ｐは、内部端子Ｘ２３に接続された第１端を始点として、内部端子Ｘ２３の周囲を反時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が内部端子Ｘ２２に接続されている。内部端子Ｘ２１、Ｘ２２及びＸ２３は、図示の順で直線的に配列されている。
　内部端子Ｘ２１は、導電性の配線Ｙ２１及びビアＺ２１を介して、第２層２３０ｂの外部端子Ｔ２１に接続されている。内部端子Ｘ２２は、導電性の配線Ｙ２２及びビアＺ２２を介して、第２層２３０ｂの外部端子Ｔ２２に接続されている。内部端子Ｘ２３は、導電性の配線Ｙ２３及びビアＺ２３を介して、第２層２３０ｂの外部端子Ｔ２３に接続されている。なお、外部端子Ｔ２１～Ｔ２３は、直線的に並べて配置されており、コントローラチップ２１０とのワイヤボンディングに用いられる。
　二次側コイル２３１ｓは、外部端子Ｔ２４に接続された第１端を始点として、外部端子Ｔ２４の周囲を反時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が外部端子Ｔ２５に接続されている。一方、二次側コイル２３２ｓは、外部端子Ｔ２６に接続された第１端を始点として、外部端子Ｔ２６の周囲を時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が外部端子Ｔ２５に接続されている。なお、外部端子Ｔ２４、Ｔ２５及びＴ２６は、図示の順で直線的に並べて配置されており、ドライバチップ２２０とのワイヤボンディングに用いられる。
　二次側コイル２３１ｓ及び２３２ｓは、それぞれ、磁気結合によって一次側コイル２３１ｐ及び２３２ｐに交流接続されると共に、一次側コイル２３１ｐ及び２３２ｐから直流絶縁されている。すなわち、ドライバチップ２２０は、トランスチップ２３０を介してコントローラチップ２１０に交流接続されると共に、トランスチップ２３０によりコントローラチップ２１０から直流絶縁されている。
＜トランスチップ（２チャンネル型）＞
　図３は、２チャンネル型のトランスチップとして用いられる半導体装置５を示す斜視図である。図４は、図３に示す半導体装置５の平面図である。図５は、図３に示す半導体装置５において低電位コイル２２（＝トランスの一次側コイルに相当）が形成された層を示す平面図である。図６は、図３に示す半導体装置５において高電位コイル２３（＝トランスの二次側コイルに相当）が形成された層を示す平面図である。図７は、図６に示すVIII-VIII線に沿う断面図である。図８は、図７に示す領域XIIIの拡大図であって、分離構造１３０を示す図である。
　図３～図７を参照して、半導体装置５は、直方体形状の半導体チップ４１を含む。半導体チップ４１は、シリコン、ワイドバンドギャップ半導体および化合物半導体のうちの少なくとも１つを含む。
　ワイドバンドギャップ半導体は、シリコンのバンドギャップ（約１．１２ｅＶ）を超える半導体からなる。ワイドバンドギャップ半導体のバンドギャップは、２．０ｅＶ以上であることが好ましい。ワイドバンドギャップ半導体は、ＳｉＣ（炭化シリコン）であってもよい。化合物半導体は、III-V族化合物半導体であってもよい。化合物半導体は、ＡｌＮ(窒化アルミニウム)、ＩｎＮ(窒化インジウム)、ＧａＮ（窒化ガリウム）およびＧａＡｓ（ヒ化ガリウム）のうちの少なくとも１つを含んでいてもよい。
　半導体チップ４１は、この形態では、シリコン製の半導体基板を含む。半導体チップ４１は、シリコン製の半導体基板およびシリコン製のエピタキシャル層を含む積層構造を有するエピタキシャル基板であってもよい。半導体基板の導電型は、ｎ型またはｐ型であってもよい。エピタキシャル層は、ｎ型またはｐ型であってもよい。
　半導体チップ４１は、一方側の第１主面４２、他方側の第２主面４３、並びに、第１主面４２及び第２主面４３を接続するチップ側壁４４Ａ～４４Ｄを有している。第１主面４２及び第２主面４３は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という）において、四角形状（この形態では長方形状）に形成されている。
　チップ側壁４４Ａ～４４Ｄは、第１チップ側壁４４Ａ、第２チップ側壁４４Ｂ、第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄを含む。第１チップ側壁４４Ａおよび第２チップ側壁４４Ｂは、半導体チップ４１の長辺を形成している。第１チップ側壁４４Ａおよび第２チップ側壁４４Ｂは、第１方向Ｘに沿って延び、第２方向Ｙに対向している。第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄは、半導体チップ４１の短辺を形成している。第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。チップ側壁４４Ａ～４４Ｄは、研削面からなる。
　半導体装置５は、半導体チップ４１の第１主面４２の上に形成された絶縁層５１をさらに含む。絶縁層５１は、絶縁主面５２および絶縁側壁５３Ａ～５３Ｄを有している。絶縁主面５２は、平面視において第１主面４２に整合する四角形状（この形態では長方形状）に形成されている。絶縁主面５２は、第１主面４２に対して平行に延びている。
　絶縁側壁５３Ａ～５３Ｄは、第１絶縁側壁５３Ａ、第２絶縁側壁５３Ｂ、第３絶縁側壁５３Ｃおよび第４絶縁側壁５３Ｄを含む。絶縁側壁５３Ａ～５３Ｄは、絶縁主面５２の周縁から半導体チップ４１に向けて延び、チップ側壁４４Ａ～４４Ｄに連なっている。絶縁側壁５３Ａ～５３Ｄは、具体的には、チップ側壁４４Ａ～４４Ｄに対して面一に形成されている。絶縁側壁５３Ａ～５３Ｄは、チップ側壁４４Ａ～４４Ｄに面一な研削面を形成している。
　絶縁層５１は、最下絶縁層５５、最上絶縁層５６および複数（この形態では１１層）の層間絶縁層５７を含む多層絶縁積層構造からなる。最下絶縁層５５は、第１主面４２を直接被覆する絶縁層である。最上絶縁層５６は、絶縁主面５２を形成する絶縁層である。複数の層間絶縁層５７は、最下絶縁層５５および最上絶縁層５６の間に介在する絶縁層である。最下絶縁層５５は、この形態では、酸化シリコンを含む単層構造を有している。最上絶縁層５６は、この形態では、酸化シリコンを含む単層構造を有している。最下絶縁層５５の厚さおよび最上絶縁層５６の厚さは、それぞれ１μｍ以上３μｍ以下（たとえば２μｍ程度）であってもよい。
　複数の層間絶縁層５７は、最下絶縁層５５側の第１絶縁層５８および最上絶縁層５６側の第２絶縁層５９を含む積層構造をそれぞれ有している。第１絶縁層５８は、窒化シリコンを含んでいてもよい。第１絶縁層５８は、第２絶縁層５９に対するエッチングストッパ層として形成されている。第１絶縁層５８の厚さは、０．１μｍ以上１μｍ以下（たとえば０．３μｍ程度）であってもよい。
　第２絶縁層５９は、第１絶縁層５８の上に形成されている。第１絶縁層５８とは異なる絶縁材料を含む。第２絶縁層５９は、酸化シリコンを含んでいてもよい。第２絶縁層５９の厚さは、１μｍ以上３μｍ以下（たとえば２μｍ程度）であってもよい。第２絶縁層５９の厚さは、第１絶縁層５８の厚さを超えていることが好ましい。
　絶縁層５１の総厚さＤＴは、５μｍ以上５０μｍ以下であってもよい。絶縁層５１の総厚さＤＴ及び層間絶縁層５７の積層数は任意であって、実現すべき絶縁耐圧（絶縁破壊耐量）に応じて調整される。また、最下絶縁層５５、最上絶縁層５６および層間絶縁層５７の絶縁材料は任意であり、特定の絶縁材料に限定されない。
　半導体装置５は、絶縁層５１に形成された第１機能デバイス４５を含む。第１機能デバイス４５は、１つ又は複数（この形態では複数）の変圧器２１（先出のトランスに相当）を含む。つまり、半導体装置５は、複数の変圧器２１を含むマルチチャネル型デバイスである。複数の変圧器２１は、絶縁側壁５３Ａ～５３Ｄから間隔を空けて絶縁層５１の内方部に形成されている。複数の変圧器２１は、第１方向Ｘに間隔を空けて形成されている。
　複数の変圧器２１は、具体的には、平面視において絶縁側壁５３Ｃ側から絶縁側壁５３Ｄ側に向けてこの順に形成された第１変圧器２１Ａ、第２変圧器２１Ｂ、第３変圧器２１Ｃおよび第４変圧器２１Ｄを含む。複数の変圧器２１Ａ～２１Ｄは、同様の構造をそれぞれ有している。以下では、第１変圧器２１Ａの構造を例にとって説明する。第２変圧器２１Ｂ、第３変圧器２１Ｃおよび第４変圧器２１Ｄの構造の説明については、第１変圧器２１Ａの構造の説明が準用されるものとし、省略する。
　図５～図７を参照して、第１変圧器２１Ａは、低電位コイル２２および高電位コイル２３を含む。低電位コイル２２は、絶縁層５１内に形成されている。高電位コイル２３は、法線方向Ｚに低電位コイル２２と対向するように絶縁層５１内に成されている。低電位コイル２２および高電位コイル２３は、この形態では、最下絶縁層５５および最上絶縁層５６に挟まれた領域（つまり複数の層間絶縁層５７）に形成されている。
　低電位コイル２２は、絶縁層５１内において最下絶縁層５５（半導体チップ４１）側に形成されており、高電位コイル２３は、絶縁層５１内において低電位コイル２２に対して最上絶縁層５６（絶縁主面５２）側に形成されている。つまり、高電位コイル２３は、低電位コイル２２を挟んで半導体チップ４１に対向している。低電位コイル２２および高電位コイル２３の配置箇所は任意である。また、高電位コイル２３は、１層以上の層間絶縁層５７を挟んで低電位コイル２２に対向していればよい。
　低電位コイル２２及び高電位コイル２３の間の距離（つまり層間絶縁層５７の積層数）は、低電位コイル２２及び高電位コイル２３の間の絶縁耐圧及び電界強度に応じて適宜調整される。低電位コイル２２は、この形態では、最下絶縁層５５側から数えて３層目の層間絶縁層５７に形成されている。高電位コイル２３は、この形態では、最上絶縁層５６側から数えて１層目の層間絶縁層５７に形成されている。
　低電位コイル２２は、層間絶縁層５７において第１絶縁層５８及び第２絶縁層５９を貫通して埋め込まれている。低電位コイル２２は、第１内側末端２４、第１外側末端２５、ならびに、第１内側末端２４および第１外側末端２５の間を螺旋状に引き回された第１螺旋部２６を含む。第１螺旋部２６は、平面視において楕円形状（長円形状）に延びる螺旋状に引き回されている。第１螺旋部２６の最内周縁を形成する部分は、平面視において楕円形状の第１内側領域６６を区画している。
　第１螺旋部２６の巻回数は、５以上３０以下であってもよい。第１螺旋部２６の幅は、０．１μｍ以上５μｍ以下であってもよい。第１螺旋部２６の幅は、１μｍ以上３μｍ以下であることが好ましい。第１螺旋部２６の幅は、螺旋方向に直交する方向の幅によって定義される。第１螺旋部２６の第１巻回ピッチは、０．１μｍ以上５μｍ以下であってもよい。第１巻回ピッチは、１μｍ以上３μｍ以下であることが好ましい。第１巻回ピッチは、第１螺旋部２６において螺旋方向に直交する方向に隣り合う２つの部分の間の距離によって定義される。
　第１螺旋部２６の巻回形状及び第１内側領域６６の平面形状は任意であり、図５などに示される形態に限定されない。第１螺旋部２６は、平面視において三角形状、四角形状等の多角形状、または、円形状に巻回されていてもよい。第１内側領域６６は、第１螺旋部２６の巻回形状に応じて、平面視において三角形状、四角形状等の多角形状、または、円形状に区画されていてもよい。
　低電位コイル２２は、チタン、窒化チタン、銅、アルミニウム及びタングステンのうちの少なくとも１つを含んでいてもよい。低電位コイル２２は、バリア層および本体層を含む積層構造を有していてもよい。バリア層は、層間絶縁層５７内においてリセス空間を区画する。バリア層は、チタンおよび窒化チタンのうちの少なくとも１つを含んでいてもよい。本体層は、銅、アルミニウムおよびタングステンのうちの少なくとも１つを含んでいてもよい。
　高電位コイル２３は、層間絶縁層５７において第１絶縁層５８及び第２絶縁層５９を貫通して埋め込まれている。高電位コイル２３は、第２内側末端２７、第２外側末端２８、ならびに、第２内側末端２７および第２外側末端２８の間を螺旋状に引き回された第２螺旋部２９を含む。第２螺旋部２９は、平面視において楕円形状（長円形状）に延びる螺旋状に引き回されている。第２螺旋部２９の最内周縁を形成する部分は、この形態では、平面視において楕円形状の第２内側領域６７を区画している。第２螺旋部２９の第２内側領域６７は、法線方向Ｚに第１螺旋部２６の第１内側領域６６に対向している。
　第２螺旋部２９の巻回数は、５以上３０以下であってもよい。第１螺旋部２６の巻回数に対する第２螺旋部２９の巻回数は、昇圧すべき電圧値に応じて調整される。第２螺旋部２９の巻回数は、第１螺旋部２６の巻回数を超えていることが好ましい。むろん、第２螺旋部２９の巻回数は、第１螺旋部２６の巻回数未満であってもよいし、第１螺旋部２６の巻回数と等しくてもよい。
　第２螺旋部２９の幅は、０．１μｍ以上５μｍ以下であってもよい。第２螺旋部２９の幅は、１μｍ以上３μｍ以下であることが好ましい。第２螺旋部２９の幅は、螺旋方向に直交する方向の幅によって定義される。第２螺旋部２９の幅は、第１螺旋部２６の幅と等しいことが好ましい。
　第２螺旋部２９の第２巻回ピッチは、０．１μｍ以上５μｍ以下であってもよい。第２巻回ピッチは、１μｍ以上３μｍ以下であることが好ましい。第２巻回ピッチは、第２螺旋部２９において螺旋方向に直交する方向に隣り合う２つの部分の間の距離によって定義される。第２巻回ピッチは、第１螺旋部２６の第１巻回ピッチと等しいことが好ましい。
　第２螺旋部２９の巻回形状及び第２内側領域６７の平面形状は任意であり、図６などに示される形態に限定されない。第２螺旋部２９は、平面視において三角形状、四角形状等の多角形状、または、円形状に巻回されていてもよい。第２内側領域６７は、第２螺旋部２９の巻回形状に応じて、平面視において三角形状、四角形状等の多角形状、または、円形状に区画されていてもよい。
　高電位コイル２３は、低電位コイル２２と同一の導電材料によって形成されていることが好ましい。つまり、高電位コイル２３は、低電位コイル２２と同様に、バリア層および本体層を含むことが好ましい。
　図４を参照して、半導体装置５は、複数（本図では１２個）の低電位端子１１、及び、複数（本図では１２個）の高電位端子１２を含む。複数の低電位端子１１は、対応する変圧器２１Ａ～２１Ｄの低電位コイル２２にそれぞれ電気的に接続されている。複数の高電位端子１２は、対応する変圧器２１Ａ～２１Ｄの高電位コイル２３にそれぞれ電気的に接続されている。
　複数の低電位端子１１は、絶縁層５１の絶縁主面５２の上に形成されている。複数の低電位端子１１は、具体的には、複数の変圧器２１Ａ～２１Ｄから第２方向Ｙに間隔を空けて絶縁側壁５３Ｂ側の領域に形成され、第１方向Ｘに間隔を空けて配列されている。
　複数の低電位端子１１は、第１低電位端子１１Ａ、第２低電位端子１１Ｂ、第３低電位端子１１Ｃ、第４低電位端子１１Ｄ、第５低電位端子１１Ｅおよび第６低電位端子１１Ｆを含む。複数の低電位端子１１Ａ～１１Ｆは、この形態では、２個ずつそれぞれ形成されている。複数の低電位端子１１Ａ～１１Ｆの個数は任意である。
　第１低電位端子１１Ａは、平面視において第２方向Ｙに第１変圧器２１Ａに対向している。第２低電位端子１１Ｂは、平面視において第２方向Ｙに第２変圧器２１Ｂに対向している。第３低電位端子１１Ｃは、平面視において第２方向Ｙに第３変圧器２１Ｃに対向している。第４低電位端子１１Ｄは、平面視において第２方向Ｙに第４変圧器２１Ｄに対向している。第５低電位端子１１Ｅは、平面視において第１低電位端子１１Ａおよび第２低電位端子１１Ｂの間の領域に形成されている。第６低電位端子１１Ｆは、平面視において第３低電位端子１１Ｃおよび第４低電位端子１１Ｄの間の領域に形成されている。
　第１低電位端子１１Ａは、第１変圧器２１Ａ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。第２低電位端子１１Ｂは、第２変圧器２１Ｂ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。第３低電位端子１１Ｃは、第３変圧器２１Ｃ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。第４低電位端子１１Ｄは、第４変圧器２１Ｄ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。
　第５低電位端子１１Ｅは、第１変圧器２１Ａ（低電位コイル２２）の第１外側末端２５および第２変圧器２１Ｂ（低電位コイル２２）の第１外側末端２５に電気的に接続されている。第６低電位端子１１Ｆは、第３変圧器２１Ｃ（低電位コイル２２）の第１外側末端２５および第４変圧器２１Ｄ（低電位コイル２２）の第１外側末端２５に電気的に接続されている。
　複数の高電位端子１２は、複数の低電位端子１１から間隔を空けて絶縁層５１の絶縁主面５２の上に形成されている。複数の高電位端子１２は、具体的には、複数の低電位端子１１から第２方向Ｙに間隔を空けて絶縁側壁５３Ａ側の領域に形成され、第１方向Ｘに間隔を空けて配列されている。
　複数の高電位端子１２は、平面視において対応する変圧器２１Ａ～２１Ｄに近接する領域にそれぞれ形成されている。高電位端子１２が変圧器２１Ａ～２１Ｄに近接するとは、平面視において高電位端子１２および変圧器２１の間の距離が、低電位端子１１および高電位端子１２の間の距離未満であることを意味する。
　複数の高電位端子１２は、具体的には、平面視において第１方向Ｘに沿って複数の変圧器２１Ａ～２１Ｄと対向するように第１方向Ｘに沿って間隔を空けて形成されている。複数の高電位端子１２は、さらに具体的には、平面視において高電位コイル２３の第２内側領域６７および隣り合う高電位コイル２３の間の領域に位置するように第１方向Ｘに沿って間隔を空けて形成されている。これにより、複数の高電位端子１２は、平面視において第１方向Ｘに複数の変圧器２１Ａ～２１Ｄと一列に並んで配列されている。
　複数の高電位端子１２は、第１高電位端子１２Ａ、第２高電位端子１２Ｂ、第３高電位端子１２Ｃ、第４高電位端子１２Ｄ、第５高電位端子１２Ｅおよび第６高電位端子１２Ｆを含む。複数の高電位端子１２Ａ～１２Ｆは、この形態では、２個ずつそれぞれ形成されている。複数の高電位端子１２Ａ～１２Ｆの個数は任意である。
　第１高電位端子１２Ａは、平面視において第１変圧器２１Ａ（高電位コイル２３）の第２内側領域６７に形成されている。第２高電位端子１２Ｂは、平面視において第２変圧器２１Ｂ（高電位コイル２３）の第２内側領域６７に形成されている。第３高電位端子１２Ｃは、平面視において第３変圧器２１Ｃ（高電位コイル２３）の第２内側領域６７に形成されている。第４高電位端子１２Ｄは、平面視において第４変圧器２１Ｄ（高電位コイル２３）の第２内側領域６７に形成されている。第５高電位端子１２Ｅは、平面視において第１変圧器２１Ａおよび第２変圧器２１Ｂの間の領域に形成されている。第６高電位端子１２Ｆは、平面視において第３変圧器２１Ｃおよび第４変圧器２１Ｄの間の領域に形成されている。
　第１高電位端子１２Ａは、第１変圧器２１Ａ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第２高電位端子１２Ｂは、第２変圧器２１Ｂ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第３高電位端子１２Ｃは、第３変圧器２１Ｃ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第４高電位端子１２Ｄは、第４変圧器２１Ｄ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。
　第５高電位端子１２Ｅは、第１変圧器２１Ａ（高電位コイル２３）の第２外側末端２８および第２変圧器２１Ｂ（高電位コイル２３）の第２外側末端２８に電気的に接続されている。第６高電位端子１２Ｆは、第３変圧器２１Ｃ（高電位コイル２３）の第２外側末端２８および第４変圧器２１Ｄ（高電位コイル２３）の第２外側末端２８に電気的に接続されている。
　図５～図７を参照して、半導体装置５は、絶縁層５１内にそれぞれ形成された第１低電位配線３１、第２低電位配線３２、第１高電位配線３３及び第２高電位配線３４を含む。この形態では、複数の第１低電位配線３１、複数の第２低電位配線３２、複数の第１高電位配線３３および複数の第２高電位配線３４が形成されている。
　第１低電位配線３１および第２低電位配線３２は、第１変圧器２１Ａの低電位コイル２２および第２変圧器２１Ｂの低電位コイル２２を同電位に固定している。また、第１低電位配線３１および第２低電位配線３２は、第３変圧器２１Ｃの低電位コイル２２および第４変圧器２１Ｄの低電位コイル２２を同電位に固定している。第１低電位配線３１および第２低電位配線３２は、この形態では、変圧器２１Ａ～２１Ｄの全ての低電位コイル２２を同電位に固定している。
　第１高電位配線３３および第２高電位配線３４は、第１変圧器２１Ａの高電位コイル２３および第２変圧器２１Ｂの高電位コイル２３を同電位に固定している。また、第１高電位配線３３および第２高電位配線３４は、第３変圧器２１Ｃの高電位コイル２３および第４変圧器２１Ｄの高電位コイル２３を同電位に固定している。第１高電位配線３３および第２高電位配線３４は、この形態では、変圧器２１Ａ～２１Ｄの全ての高電位コイル２３を同電位に固定している。
　複数の第１低電位配線３１は、対応する低電位端子１１Ａ～１１Ｄおよび対応する変圧器２１Ａ～２１Ｄ（低電位コイル２２）の第１内側末端２４にそれぞれ電気的に接続されている。複数の第１低電位配線３１は、同様の構造を有している。以下では、第１低電位端子１１Ａおよび第１変圧器２１Ａに接続された第１低電位配線３１の構造を例にとって説明する。他の第１低電位配線３１の構造の説明については、第１変圧器２１Ａに接続された第１低電位配線３１の構造の説明が準用されるものとし、省略する。
　第１低電位配線３１は、貫通配線７１、低電位接続配線７２、引き出し配線７３、第１接続プラグ電極７４、第２接続プラグ電極７５、１つまたは複数（この形態では複数）のパッドプラグ電極７６、および、１つまたは複数（この形態では複数）の基板プラグ電極７７を含む。
　貫通配線７１、低電位接続配線７２、引き出し配線７３、第１接続プラグ電極７４、第２接続プラグ電極７５、パッドプラグ電極７６および基板プラグ電極７７は、低電位コイル２２等と同一の導電材料によってそれぞれ形成されていることが好ましい。つまり、貫通配線７１、低電位接続配線７２、引き出し配線７３、第１接続プラグ電極７４、第２接続プラグ電極７５、パッドプラグ電極７６および基板プラグ電極７７は、低電位コイル２２等と同様に、バリア層および本体層をそれぞれ含むことが好ましい。
　貫通配線７１は、絶縁層５１において複数の層間絶縁層５７を貫通し、法線方向Ｚに沿って延びる柱状に延びている。貫通配線７１は、この形態では、絶縁層５１において最下絶縁層５５および最上絶縁層５６の間の領域に形成されている。貫通配線７１は、最上絶縁層５６側の上端部、および、最下絶縁層５５側の下端部を有している。貫通配線７１の上端部は、高電位コイル２３と同一の層間絶縁層５７に形成され、最上絶縁層５６によって被覆されている。貫通配線７１の下端部は、低電位コイル２２と同一の層間絶縁層５７に形成されている。
　貫通配線７１は、この形態では、第１電極層７８、第２電極層７９、および、複数の配線プラグ電極８０を含む。貫通配線７１では、第１電極層７８、第２電極層７９および配線プラグ電極８０が低電位コイル２２等と同一の導電材料によってそれぞれ形成されている。つまり、第１電極層７８、第２電極層７９および配線プラグ電極８０は、低電位コイル２２等と同様に、バリア層および本体層をそれぞれ含む。
　第１電極層７８は、貫通配線７１の上端部を形成している。第２電極層７９は、貫通配線７１の下端部を形成している。第１電極層７８は、アイランド状に形成され、法線方向Ｚに低電位端子１１（第１低電位端子１１Ａ）に対向している。第２電極層７９は、アイランド状に形成され、法線方向Ｚに第１電極層７８に対向している。
　複数の配線プラグ電極８０は、第１電極層７８および第２電極層７９の間の領域に位置する複数の層間絶縁層５７にそれぞれ埋設されている。複数の配線プラグ電極８０は、互いに電気的に接続されるように最下絶縁層５５から最上絶縁層５６に向けて積層され、かつ、第１電極層７８および第２電極層７９を電気的に接続している。複数の配線プラグ電極８０は、第１電極層７８の平面積および第２電極層７９の平面積未満の平面積をそれぞれ有している。
　なお、複数の配線プラグ電極８０の積層数は、複数の層間絶縁層５７の積層数に一致している。この形態では、６個の配線プラグ電極８０が各層間絶縁層５７内に埋設されているが、各層間絶縁層５７内に埋設される配線プラグ電極８０の個数は任意である。もちろん、複数の層間絶縁層５７を貫通する１つまたは複数の配線プラグ電極８０が形成されていてもよい。
　低電位接続配線７２は、低電位コイル２２と同一の層間絶縁層５７内において第１変圧器２１Ａ（低電位コイル２２）の第１内側領域６６に形成されている。低電位接続配線７２は、アイランド状に形成され、法線方向Ｚに高電位端子１２（第１高電位端子１２Ａ）に対向している。低電位接続配線７２は、配線プラグ電極８０の平面積を超える平面積を有していることが好ましい。低電位接続配線７２は、低電位コイル２２の第１内側末端２４に電気的に接続されている。
　引き出し配線７３は、層間絶縁層５７内において半導体チップ４１および貫通配線７１の間の領域に形成されている。引き出し配線７３は、この形態では、最下絶縁層５５から数えて１層目の層間絶縁層５７内に形成されている。引き出し配線７３は、一方側の第１端部、他方側の第２端部、ならびに、第１端部および第２端部を接続する配線部を含む。引き出し配線７３の第１端部は、半導体チップ４１および貫通配線７１の下端部の間の領域に位置している。引き出し配線７３の第２端部は、半導体チップ４１および低電位接続配線７２の間の領域に位置している。配線部は、半導体チップ４１の第１主面４２に沿って延び、第１端部および第２端部の間の領域を帯状に延びている。
　第１接続プラグ電極７４は、層間絶縁層５７内において貫通配線７１および引き出し配線７３の間の領域に形成され、貫通配線７１および引き出し配線７３の第１端部に電気的に接続されている。第２接続プラグ電極７５は、層間絶縁層５７内において低電位接続配線７２および引き出し配線７３の間の領域に形成され、低電位接続配線７２および引き出し配線７３の第２端部に電気的に接続されている。
　複数のパッドプラグ電極７６は、最上絶縁層５６内において低電位端子１１（第１低電位端子１１Ａ）および貫通配線７１の間の領域に形成され、低電位端子１１および貫通配線７１の上端部にそれぞれ電気的に接続されている。複数の基板プラグ電極７７は、最下絶縁層５５内において半導体チップ４１および引き出し配線７３の間の領域に形成されている。基板プラグ電極７７は、この形態では、半導体チップ４１および引き出し配線７３の第１端部の間の領域に形成され、半導体チップ４１および引き出し配線７３の第１端部にそれぞれ電気的に接続されている。
　図６及び図７を参照して、複数の第１高電位配線３３は、対応する高電位端子１２Ａ～１２Ｄおよび対応する変圧器２１Ａ～２１Ｄ（高電位コイル２３）の第２内側末端２７にそれぞれ電気的に接続されている。複数の第１高電位配線３３は、同様の構造をそれぞれ有している。以下では、第１高電位端子１２Ａ及び第１変圧器２１Ａに接続された第１高電位配線３３の構造を例にとって説明する。他の第１高電位配線３３の構造の説明については、第１変圧器２１Ａに接続された第１高電位配線３３の構造の説明が準用されるものとし、省略する。
　第１高電位配線３３は、高電位接続配線８１、および、１つまたは複数（この形態では複数）のパッドプラグ電極８２を含む。高電位接続配線８１およびパッドプラグ電極８２は、低電位コイル２２等と同一の導電材料によって形成されていることが好ましい。つまり、高電位接続配線８１およびパッドプラグ電極８２は、低電位コイル２２等と同様に、バリア層および本体層を含むことが好ましい。
　高電位接続配線８１は、高電位コイル２３と同一の層間絶縁層５７内において高電位コイル２３の第２内側領域６７に形成されている。高電位接続配線８１は、アイランド状に形成され、法線方向Ｚに高電位端子１２（第１高電位端子１２Ａ）に対向している。高電位接続配線８１は、高電位コイル２３の第２内側末端２７に電気的に接続されている。高電位接続配線８１は、平面視において低電位接続配線７２から間隔を空けて形成され、法線方向Ｚに低電位接続配線７２には対向していない。これにより、低電位接続配線７２と高電位接続配線８１の間の絶縁距離が増加し、絶縁層５１の絶縁耐圧が高められている。
　複数のパッドプラグ電極８２は、最上絶縁層５６内において高電位端子１２（第１高電位端子１２Ａ）および高電位接続配線８１の間の領域に形成され、高電位端子１２及び高電位接続配線８１にそれぞれ電気的に接続されている。複数のパッドプラグ電極８２は、平面視において高電位接続配線８１の平面積未満の平面積をそれぞれ有している。
　図７を参照して、低電位端子１１および高電位端子１２の間の距離Ｄ１は、低電位コイル２２および高電位コイル２３の間の距離Ｄ２を超えていることが好ましい（Ｄ２＜Ｄ１）。距離Ｄ１は、複数の層間絶縁層５７の総厚さＤＴを超えていることが好ましい（ＤＴ＜Ｄ１）。距離Ｄ１に対する距離Ｄ２の比Ｄ２／Ｄ１は、０．０１以上０．１以下であってもよい。距離Ｄ１は、１００μｍ以上５００μｍ以下であることが好ましい。距離Ｄ２は、１μｍ以上５０μｍ以下であってもよい。距離Ｄ２は、５μｍ以上２５μｍ以下であることが好ましい。距離Ｄ１および距離Ｄ２の値は任意であり、実現すべき絶縁耐圧に応じて適宜調整される。
　図６及び図７を参照して、半導体装置５は、平面視において変圧器２１Ａ～２１Ｄの周囲に位置するように絶縁層５１内に埋設されたダミーパターン８５を含む。
　ダミーパターン８５は、高電位コイル２３および低電位コイル２２とは異なるパターン（不連続なパターン）で形成されており、変圧器２１Ａ～２１Ｄから独立している。つまり、ダミーパターン８５は、変圧器２１Ａ～２１Ｄとしては機能しない。ダミーパターン８５は、変圧器２１Ａ～２１Ｄにおいて低電位コイル２２および高電位コイル２３の間の電界を遮蔽し、高電位コイル２３に対する電界集中を抑制するシールド導体層として形成されている。ダミーパターン８５は、この形態では、単位面積当たりにおいて高電位コイル２３のライン密度と等しいライン密度で引き回されている。ダミーパターン８５のライン密度が高電位コイル２３のライン密度と等しいとは、ダミーパターン８５のライン密度が高電位コイル２３のライン密度の±２０％の範囲内に収まることを意味する。
　絶縁層５１の内部におけるダミーパターン８５の深さ位置は任意であり、緩和すべき電界強度に応じて調整される。ダミーパターン８５は、法線方向Ｚに関して低電位コイル２２に対して高電位コイル２３に近接する領域に形成されていることが好ましい。なお、法線方向Ｚに関してダミーパターン８５が高電位コイル２３に近接するとは、法線方向Ｚに関して、ダミーパターン８５および高電位コイル２３の間の距離が、ダミーパターン８５および低電位コイル２２の間の距離未満であることを意味する。
　この場合、高電位コイル２３に対する電界集中を適切に抑制できる。法線方向Ｚに関して、ダミーパターン８５及び高電位コイル２３の間の距離を小さくするほど、高電位コイル２３に対する電界集中を抑制できる。ダミーパターン８５は、高電位コイル２３と同一の層間絶縁層５７内に形成されていることが好ましい。この場合、高電位コイル２３に対する電界集中を更に適切に抑制できる。ダミーパターン８５は、電気的状態が異なる複数のダミーパターンを含む。ダミーパターン８５は高電位ダミーパターンを含んでもよい。
　絶縁層５１の内部における高電位ダミーパターン８６の深さ位置は任意であり、緩和すべき電界強度に応じて調整される。高電位ダミーパターン８６は、法線方向Ｚに関して低電位コイル２２に対して高電位コイル２３に近接する領域に形成されていることが好ましい。法線方向Ｚに関して高電位ダミーパターン８６が高電位コイル２３に近接するとは、法線方向Ｚに関して、高電位ダミーパターン８６および高電位コイル２３の間の距離が、高電位ダミーパターン８６及び低電位コイル２２の間の距離未満であることを意味する。
　ダミーパターン８５は、変圧器２１Ａ～２１Ｄの周囲に位置するように絶縁層５１内に電気的に浮遊状態に形成された浮遊ダミーパターンを含む。
　浮遊ダミーパターンは、この形態では、平面視において高電位コイル２３の周囲の領域を部分的に被覆し、かつ、部分的に露出させるように密なライン状に引き回されている。浮遊ダミーパターンは、有端状に形成されていてもよいし、無端状に形成されてもよい。
　絶縁層５１の内部における浮遊ダミーパターンの深さ位置は任意であり、緩和すべき電界強度に応じて調整される。
　浮遊ラインの個数は任意であり、緩和すべき電界に応じて調整される。浮遊ダミーパターンは、複数の浮遊ラインから構成されていてもよい。
　図７を参照して、半導体装置５は、デバイス領域６２において半導体チップ４１の第１主面４２に形成された第２機能デバイス６０を含む。第２機能デバイス６０は、半導体チップ４１の第１主面４２の表層部、および／または、半導体チップ４１の第１主面４２の上の領域を利用して形成され、絶縁層５１（最下絶縁層５５）によって被覆されている。図７では、第２機能デバイス６０が第１主面４２の表層部に示された破線によって簡略化して示されている。
　第２機能デバイス６０は、低電位配線を介して低電位端子１１に電気的に接続され、高電位配線を介して高電位端子１２に電気的に接続されている。低電位配線は、第２機能デバイス６０に接続されるように絶縁層５１内に引き回されている点を除いて、第１低電位配線３１（第２低電位配線３２）と同様の構造を有している。高電位配線は、第２機能デバイス６０に接続されるように絶縁層５１内に引き回されている点を除いて、第１高電位配線３３（第２高電位配線３４）と同様の構造を有している。第２機能デバイス６０に係る低電位配線および高電位配線の具体的な説明は省略される。
　第２機能デバイス６０は、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの少なくとも１つを含んでいてもよい。第２機能デバイス６０は、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの任意の２種以上のデバイスが選択的に組み合わされた回路網を含んでいてもよい。回路網は、集積回路の一部または全部を形成していてもよい。
　受動デバイスは、半導体受動デバイスを含んでいてもよい。受動デバイスは、抵抗及びコンデンサのいずれか一方または双方を含んでいてもよい。半導体整流デバイスは、ｐｎ接合ダイオード、ＰＩＮダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファーストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。半導体スイッチングデバイスは、ＢＪＴ［Bipolar　Junction　Transistor］、ＭＩＳＦＥＴ［Metal　Insulator　Semiconductor　Field　Effect　Transistor］、ＩＧＢＴ［Insulated　Gate　Bipolar　Junction　Transistor］およびＪＦＥＴ［Junction　Field　Effect　Transistor］のうちの少なくとも１つを含んでいてもよい。
　図５～図７を参照して、半導体装置５は、絶縁層５１内に埋設されたシール導体６１をさらに含む。シール導体６１は、平面視において絶縁側壁５３Ａ～５３Ｄから間隔を空けて絶縁層５１内に壁状に埋設され、絶縁層５１をデバイス領域６２および外側領域６３に区画している。シール導体６１は、外側領域６３からデバイス領域６２への水分の進入及びクラックの進入を抑制する。
　デバイス領域６２は、第１機能デバイス４５（複数の変圧器２１）、第２機能デバイス６０、複数の低電位端子１１、複数の高電位端子１２、第１低電位配線３１、第２低電位配線３２、第１高電位配線３３、第２高電位配線３４およびダミーパターン８５を含む領域である。外側領域６３は、デバイス領域６２外の領域である。
　シール導体６１は、デバイス領域６２から電気的に切り離されている。シール導体６１は、具体的には、第１機能デバイス４５（複数の変圧器２１）、第２機能デバイス６０、複数の低電位端子１１、複数の高電位端子１２、第１低電位配線３１、第２低電位配線３２、第１高電位配線３３、第２高電位配線３４およびダミーパターン８５から電気的に切り離されている。シール導体６１は、さらに具体的には、電気的に浮遊状態に固定されている。シール導体６１は、デバイス領域６２に繋がる電流経路を形成しない。
　シール導体６１は、平面視において、絶縁側壁５３～５３Ｄに沿う帯状に形成されている。シール導体６１は、この形態では、平面視において、四角環状（具体的には長方形環状）に形成されている。これにより、シール導体６１は、平面視において四角形状（具体的には長方形状）のデバイス領域６２を区画している。また、シール導体６１は、平面視においてデバイス領域６２を取り囲む四角環状（具体的には長方形環状）の外側領域６３を区画している。
　シール導体６１は、具体的には、絶縁主面５２側の上端部、半導体チップ４１側の下端部、ならびに、上端部および下端部の間を壁状に延びる壁部を有している。シール導体６１の上端部は、この形態では、絶縁主面５２から半導体チップ４１側に間隔を空けて形成され、絶縁層５１内に位置している。シール導体６１の上端部は、この形態では、最上絶縁層５６によって被覆されている。シール導体６１の上端部は、１つまたは複数の層間絶縁層５７によって被覆されていてもよい。シール導体６１の上端部は、最上絶縁層５６から露出していてもよい。シール導体６１の下端部は、半導体チップ４１から上端部側に間隔を空けて形成されている。
　このように、シール導体６１は、この形態では、複数の低電位端子１１および複数の高電位端子１２に対して半導体チップ４１側に位置するように絶縁層５１内に埋設されている。また、シール導体６１は、絶縁層５１内において第１機能デバイス４５（複数の変圧器２１）、第１低電位配線３１、第２低電位配線３２、第１高電位配線３３、第２高電位配線３４およびダミーパターン８５に絶縁主面５２に平行な方向に対向している。シール導体６１は、絶縁層５１内において、第２機能デバイス６０の一部に絶縁主面５２に平行な方向に対向していてもよい。
　シール導体６１は、複数のシールプラグ導体６４、および、１つまたは複数（この形態では複数）のシールビア導体６５を含む。シールビア導体６５の個数は任意である。複数のシールプラグ導体６４のうちの最上のシールプラグ導体６４は、シール導体６１の上端部を形成している。複数のシールビア導体６５は、シール導体６１の下端部をそれぞれ形成している。シールプラグ導体６４およびシールビア導体６５は、低電位コイル２２と同一の導電材料によって形成されていることが好ましい。つまり、シールプラグ導体６４およびシールビア導体６５は、低電位コイル２２等と同様に、バリア層および本体層を含むことが好ましい。
　複数のシールプラグ導体６４は、複数の層間絶縁層５７にそれぞれ埋め込まれ、平面視においてデバイス領域６２を取り囲む四角環状（具体的には長方形環状）にそれぞれ形成されている。複数のシールプラグ導体６４は、互いに接続されるように最下絶縁層５５から最上絶縁層５６に向かって積層されている。複数のシールプラグ導体６４の積層数は、複数の層間絶縁層５７の積層数に一致している。むろん、複数の層間絶縁層５７を貫通する１つまたは複数のシールプラグ導体６４が形成されていてもよい。
　複数のシールプラグ導体６４の集合体により１つの環状のシール導体６１が形成されるのであれば、複数のシールプラグ導体６４の全てが環状に形成される必要はない。たとえば、複数のシールプラグ導体６４の少なくとも１つが有端状に形成されていてもよい。また、複数のシールプラグ導体６４の少なくとも１つが複数の有端帯状部分に分割されていてもよい。ただし、デバイス領域６２への水分及びクラックの進入のリスクを鑑みると、複数のシールプラグ導体６４は、無端状（環状）に形成されていることが好ましい。
　複数のシールビア導体６５は、最下絶縁層５５において半導体チップ４１およびシールプラグ導体６４の間の領域にそれぞれ形成されている。複数のシールビア導体６５は、半導体チップ４１から間隔を空けて形成され、シールプラグ導体６４に接続されている。複数のシールビア導体６５は、シールプラグ導体６４の平面積未満の平面積を有している。単一のシールビア導体６５が形成されている場合、単一のシールビア導体６５は、シールプラグ導体６４の平面積以上の平面積を有していてもよい。
　シール導体６１の幅は、０．１μｍ以上１０μｍ以下であってもよい。シール導体６１の幅は、１μｍ以上５μｍ以下であることが好ましい。シール導体６１の幅は、シール導体６１が延びる方向に直交する方向の幅によって定義される。
　図７及び図８を参照して、半導体装置５は、半導体チップ４１及びシール導体６１の間に介在し、シール導体６１を半導体チップ４１から電気的に切り離す分離構造１３０を更に含む。分離構造１３０は、絶縁体を含むことが好ましい。分離構造１３０は、この形態では、半導体チップ４１の第１主面４２に形成されたフィールド絶縁膜１３１からなる。
　フィールド絶縁膜１３１は、酸化膜（酸化シリコン膜）及び窒化膜（窒化シリコン膜）のうちの少なくとも一方を含む。フィールド絶縁膜１３１は、半導体チップ４１の第１主面４２の酸化によって形成された酸化膜の一例としてのＬＯＣＯＳ（local　oxidation　of　silicon）膜からなることが好ましい。フィールド絶縁膜１３１の厚さは、半導体チップ４１およびシール導体６１を絶縁できる限り任意である。フィールド絶縁膜１３１の厚さは、０．１μｍ以上５μｍ以下であってもよい。
　分離構造１３０は、半導体チップ４１の第１主面４２に形成され、平面視においてシール導体６１に沿う帯状に延びている。分離構造１３０は、この形態では、平面視において四角環状（具体的には長方形環状）に形成されている。分離構造１３０は、シール導体６１の下端部（シールビア導体６５）が接続された接続部１３２を有している。接続部１３２は、シール導体６１の下端部（シールビア導体６５）が半導体チップ４１側に向けて食い込んだアンカー部を形成していてもよい。むろん、接続部１３２は、分離構造１３０の主面に対して面一に形成されていてもよい。
　分離構造１３０は、デバイス領域６２側の内端部１３０Ａ、外側領域６３側の外端部１３０Ｂ、ならびに、内端部１３０Ａおよび外端部１３０Ｂの間の本体部１３０Ｃを含む。内端部１３０Ａは、平面視において第２機能デバイス６０が形成された領域（つまり、デバイス領域６２）を区画している。内端部１３０Ａは、半導体チップ４１の第１主面４２に形成された絶縁膜（図示せず）と一体的に形成されていてもよい。
　外端部１３０Ｂは、半導体チップ４１のチップ側壁４４Ａ～４４Ｄから露出し、半導体チップ４１のチップ側壁４４Ａ～４４Ｄに連なっている。外端部１３０Ｂは、より具体的には、半導体チップ４１のチップ側壁４４Ａ～４４Ｄに対して面一に形成されている。外端部１３０Ｂは、半導体チップ４１のチップ側壁４４Ａ～４４Ｄおよび絶縁層５１の絶縁側壁５３Ａ～５３Ｄとの間で面一な研削面を形成している。むろん、他の形態において、外端部１３０Ｂは、チップ側壁４４Ａ～４４Ｄから間隔を空けて第１主面４２内に形成されていてもよい。
　本体部１３０Ｃは、半導体チップ４１の第１主面４２に対してほぼ平行に延びる平坦面を有している。本体部１３０Ｃは、シール導体６１の下端部（シールビア導体６５）が接続された接続部１３２を有している。接続部１３２は、本体部１３０Ｃにおいて内端部１３０Ａ及び外端部１３０Ｂから間隔を空けた部分に形成されている。分離構造１３０は、フィールド絶縁膜１３１の他、種々の形態を採り得る。
　図７を参照して、半導体装置５は、シール導体６１を被覆するように絶縁層５１の絶縁主面５２の上に形成された無機絶縁層１４０をさらに含む。無機絶縁層１４０は、パッシベーション層と称されてもよい。無機絶縁層１４０は、絶縁主面５２の上から絶縁層５１及び半導体チップ４１を保護する。
　無機絶縁層１４０は、この形態では、第１無機絶縁層１４１及び第２無機絶縁層１４２を含む積層構造を有する。第１無機絶縁層１４１は、酸化シリコンを含んでいてもよい。第１無機絶縁層１４１は、不純物無添加の酸化シリコンであるＵＳＧ（undoped　silicate　glass）を含むことが好ましい。第１無機絶縁層１４１の厚さは、５０ｎｍ以上５０００ｎｍ以下であってもよい。第２無機絶縁層１４２は、窒化シリコンを含んでいてもよい。第２無機絶縁層１４２の厚さは、５００ｎｍ以上５０００ｎｍ以下であってもよい。無機絶縁層１４０の総厚さを大きくすることにより、高電位コイル２３上の絶縁耐圧を高めることができる。
　第１無機絶縁層１４１がＵＳＧからなり、第２無機絶縁層１４２が窒化シリコンからなる場合、ＵＳＧの絶縁破壊電圧（Ｖ／ｃｍ）は窒化シリコンの絶縁破壊電圧（Ｖ／ｃｍ）を超える。したがって、無機絶縁層１４０を厚化する場合、第２無機絶縁層１４２よりも厚い第１無機絶縁層１４１が形成されることが好ましい。
　第１無機絶縁層１４１は、酸化シリコンの一例としてのＢＰＳＧ（boron　doped　phosphor　silicate　glass）およびＰＳＧ（phosphorus　silicate　glass）のうちの少なくとも一方を含んでいてもよい。ただし、この場合、酸化シリコン内に不純物（ホウ素又はリン）が含まれるため、高電位コイル２３上の絶縁耐圧を高める上では、ＵＳＧからなる第１無機絶縁層１４１が形成されることが特に好ましい。むろん、無機絶縁層１４０は、第１無機絶縁層１４１および第２無機絶縁層１４２のいずれか一方からなる単層構造を有していてもよい。
　無機絶縁層１４０は、シール導体６１の全域を被覆し、シール導体６１外の領域に形成された複数の低電位パッド開口１４３及び複数の高電位パッド開口１４４を有している。複数の低電位パッド開口１４３は、複数の低電位端子１１をそれぞれ露出させている。複数の高電位パッド開口１４４は、複数の高電位端子１２をそれぞれ露出させている。無機絶縁層１４０は、低電位端子１１の周縁部に乗り上げたオーバラップ部を有していてもよい。無機絶縁層１４０は、高電位端子１２の周縁部に乗り上げたオーバラップ部を有していてもよい。
　半導体装置５は、無機絶縁層１４０の上に形成された有機絶縁層１４５を更に含む。有機絶縁層１４５は、感光性樹脂を含んでいてもよい。有機絶縁層１４５は、ポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよい。有機絶縁層１４５は、この形態では、ポリイミドを含む。有機絶縁層１４５の厚さは、１μｍ以上５０μｍ以下であってもよい。
　有機絶縁層１４５の厚さは、無機絶縁層１４０の総厚さを超えていることが好ましい。さらに、無機絶縁層１４０および有機絶縁層１４５の総厚さは、低電位コイル２２及び高電位コイル２３の間の距離Ｄ２以上であることが好ましい。この場合、無機絶縁層１４０の総厚さは２μｍ以上１０μｍ以下であることが好ましい。また、有機絶縁層１４５の厚さは５μｍ以上５０μｍ以下であることが好ましい。これらの構造によれば、無機絶縁層１４０及び有機絶縁層１４５の厚化を抑制できると同時に、無機絶縁層１４０及び有機絶縁層１４５の積層膜により高電位コイル２３上の絶縁耐圧を適切に高めることができる。
　有機絶縁層１４５は、低電位側の領域を被覆する第１部分１４６及び高電位側の領域を被覆する第２部分１４７を含む。第１部分１４６は、無機絶縁層１４０を挟んでシール導体６１を被覆している。第１部分１４６は、シール導体６１外の領域において複数の低電位端子１１（低電位パッド開口１４３）をそれぞれ露出させる複数の低電位端子開口１４８を有している。第１部分１４６は、低電位パッド開口１４３の周縁（オーバラップ部）に乗り上がったオーバラップ部を有していてもよい。
　第２部分１４７は、第１部分１４６から間隔を空けて形成されており、第１部分１４６との間から無機絶縁層１４０を露出させている。第２部分１４７は、複数の高電位端子１２（高電位パッド開口１４４）をそれぞれ露出させる複数の高電位端子開口１４９を有している。第２部分１４７は、高電位パッド開口１４４の周縁（オーバラップ部）に乗り上がったオーバラップ部を有していてもよい。
　第２部分１４７は、変圧器２１Ａ～２１Ｄおよびダミーパターン８５を一括して被覆している。第２部分１４７は、具体的には、複数の高電位コイル２３、複数の高電位端子１２、第１高電位ダミーパターン８７、第２高電位ダミーパターン８８および浮遊ダミーパターン１２１を一括して被覆している。
　本発明の実施形態は、さらに他の形態で実施できる。前述の実施形態では、第１機能デバイス４５および第２機能デバイス６０が形成された例について説明した。しかし、第１機能デバイス４５を有さずに、第２機能デバイス６０だけを有する形態が採用されてもよい。この場合、ダミーパターン８５は取り除かれてもよい。この構造によれば、第２機能デバイス６０について、第１実施形態において述べた効果（ダミーパターン８５に係る効果を除く）と同様の効果を奏することができる。
　つまり、低電位端子１１および高電位端子１２を介して第２機能デバイス６０に電圧が印加された場合において、高電位端子１２およびシール導体６１の間の不所望な導通を抑制できる。また、低電位端子１１および高電位端子１２を介して第２機能デバイス６０に電圧が印加された場合において、低電位端子１１およびシール導体６１の間の不所望な導通を抑制できる。
　また、前述の実施形態では、第２機能デバイス６０が形成された例について説明した。しかし、第２機能デバイス６０は必ずしも必要ではなく、取り除かれてもよい。
　また、前述の実施形態では、ダミーパターン８５が形成された例について説明した。しかし、ダミーパターン８５は必ずしも必要ではなく、取り除かれてもよい。
　また、前述の実施形態では、第１機能デバイス４５が、複数の変圧器２１を含むマルチチャネル型からなる例について説明した。しかし、単一の変圧器２１を含むシングルチャネル型からなる第１機能デバイス４５が採用されてもよい。
＜トランス配列＞
　図９は、２チャンネル型のトランスチップ３００（先出の半導体装置５に相当）におけるトランス配列の一例を模式的に示す平面図（上面図）である。本図のトランスチップ３００は、第１トランス３０１と、第２トランス３０２と、第３トランス３０３と、第４トランス３０４と、第１ガードリング３０５と、第２ガードリング３０６と、パッドａ１～ａ８と、パッドｂ１～ｂ８と、パッドｃ１～ｃ４と、パッドｄ１～ｄ４と、を有する。
　トランスチップ３００において、第１トランス３０１を形成する二次側コイルＬ１ｓの一端には、パッドａ１及びｂ１が接続されており、二次側コイルＬ１ｓの他端には、パッドｃ１及びｄ１が接続されている。第２トランス３０２を形成する二次側コイルＬ２ｓの一端には、パッドａ２及びｂ２が接続されており、二次側コイルＬ２ｓの他端には、パッドｃ１及びｄ１が接続されている。
　また、第３トランス３０３を形成する二次側コイルＬ３ｓの一端には、パッドａ３及びｂ３が接続されており、二次側コイルＬ３ｓの他端には、パッドｃ２及びｄ２が接続されている。第４トランス３０４を形成する二次側コイルＬ４ｓの一端には、パッドａ４及びｂ４が接続されており、二次側コイルＬ４ｓの他端には、パッドｃ２及びｄ２が接続されている。
　なお、第１トランス３０１を形成する一次側コイル、第２トランス３０２を形成する一次側コイル、第３トランス３０３を形成する一次側コイル、及び、第４トランス３０４を形成する一次側コイルは、いずれも本図に明示されていない。ただし、一次側コイルは、それぞれ、基本的に二次側コイルＬ１ｓ～Ｌ４ｓと同様の構成を有しており、二次側コイルＬ１ｓ～Ｌ４ｓとそれぞれ対向する形で、二次側コイルＬ１ｓ～Ｌ４ｓそれぞれの直下に配置されている。
　すなわち、第１トランス３０１を形成する一次側コイルの一端には、パッドａ５及びｂ５が接続されており、一次側コイルの他端には、パッドｃ３及びｄ３が接続されている。また、第２トランス３０２を形成する一次側コイルの一端には、パッドａ６及びｂ６が接続されており、一次側コイルの他端には、パッドｃ３及びｄ３が接続されている。
　また、第３トランス３０３を形成する一次側コイルの一端には、パッドａ７及びｂ７が接続されており、一次側コイルの他端には、パッドｃ４及びｄ４が接続されている。また、第４トランス３０４を形成する一次側コイルの一端には、パッドａ８及びｂ８が接続されており、一次側コイルの他端には、パッドｃ４及びｄ４が接続されている。
　ただし、上記のパッドａ５～ａ８、パッドｂ５～ｂ８、パッドｃ３及びｃ４、並びに、パッドｄ３及びｄ４については、不図示のビアを介してトランスチップ３００の内部から表面まで引き出されている。
　上記複数のパッドのうち、パッドａ１～ａ８は、それぞれ、第１の電流供給用パッドに相当し、パッドｂ１～ｂ８は、それぞれ、第１の電圧測定用パッドに相当する。また、パッドｃ１～ｃ４は、それぞれ、第２の電流供給用パッドに相当し、パッドｄ１～ｄ４は、それぞれ、第２の電圧測定用パッドに相当する。
　従って、本構成例のトランスチップ３００であれば、その不良品検査時に各コイルの直列抵抗成分を正確に測定することができる。従って、各コイルの断線が生じている不良品をリジェクトすることはもちろん、各コイルの抵抗値異常（例えば、コイル同士の中途短絡）が生じている不良品についても、これを適切にリジェクトすることが可能となり、延いては、不良品の市場流出を未然に防止することが可能となる。
　なお、上記の不良品検査を通過したトランスチップ３００については、上記複数のパッドを一次側チップ及び二次側チップ（例えば先出のコントローラチップ２１０及びドライバチップ２２０）との接続手段として用いればよい。
　具体的に述べると、パッドａ１及びｂ１、パッドａ２及びｂ２、パッドａ３及びｂ３、並びに、パッドａ４及びｂ４は、それぞれ、二次側チップの信号入力端または信号出力端に接続すればよい。また、パッドｃ１及びｄ１、並びに、パッドｃ２及びｄ２は、それぞれ、二次側チップのコモン電圧印加端（ＧＮＤ２）に接続すればよい。
　一方、パッドａ５及びｂ５、パッドａ６及びｂ６、パッドａ７及びｂ７、並びに、パッドａ８及びｂ８は、それぞれ、一次側チップの信号入力端または信号出力端に接続すればよい。また、パッドｃ３及びｄ３、並びに、パッドｃ４及びｄ４は、それぞれ、一次側チップのコモン電圧印加端（ＧＮＤ１）に接続すればよい。
　ここで、第１トランス３０１～第４トランス３０４は、図９に示すように、それぞれの信号伝達方向毎にカップリングして並べられている。本図に即して述べると、例えば一次側チップから二次側チップに向けて信号を伝達する第１トランス３０１と第２トランス３０２が第１ガードリング３０５によって第１のペアとされている。また、例えば二次側チップから一次側チップに向けて信号を伝達する第３トランス３０３と第４トランス３０４が第２ガードリング３０６によって第２のペアとされている。
　このようなカップリングを行った理由は、第１トランス３０１～第４トランス３０４をそれぞれ形成する一次側コイルと二次側コイルをトランスチップ３００の基板上下方向に積み重ねる形で積層形成した場合において、一次側コイルと二次側コイルとの間で耐圧を確保するためである。ただし、第１ガードリング３０５、及び、第２ガードリング３０６については、必ずしも必須の構成要素ではない。
　なお、第１ガードリング３０５及び第２ガードリング３０６は、それぞれ、パッドｅ１及びｅ２を介して、接地端などの低インピーダンス配線に接続すればよい。
　また、トランスチップ３００において、パッドｃ１及びｄ１は、二次側コイルＬ１ｓと二次側コイルＬ２ｓとの間で共有されている。また、パッドｃ２及びｄ２は、二次側コイルＬ３ｓと二次側コイルＬ４ｓとの間で共有されている。また、パッドｃ３及びｄ３は、一次側コイルＬ１ｐと一次側コイルＬ２ｐとの間で共有されている。また、パッドｃ４及びｄ４は、対応するそれぞれの一次側コイルとの間で共有されている。このような構成とすることにより、パッド数を削減して、トランスチップ３００の小型化を図ることが可能となる。
　また、図９に示したように、第１トランス３０１～第４トランス３０４をそれぞれ形成する一次側コイルと二次側コイルは、トランスチップ３００の平面視において、長方形状（または角を丸めたトラック状）となるように巻き回すことが望ましい。このような構成とすることにより、一次側コイルと二次側コイルが互いに重複する部分の面積が大きくなり、トランスの伝達効率を高めることが可能となる。
　もちろん、本図のトランス配列はあくまでも一例であり、コイルの個数、形状、配置、及び、パッドの配置は任意である。また、これまでに説明してきたチップ構造及びトランス配列などについては、半導体チップ上にコイルを集積化した半導体装置全般に適用することが可能である。
＜電源に関する考察＞
　一次回路系と二次回路系との間を電気的に絶縁しつつ相互間で信号伝達を行う信号伝達装置には、一次回路系及び二次回路系それぞれの電源から電力が供給される。ただし、一次回路系及び二次回路系それぞれの電源がいずれも十分な電流供給能力を備えているとは限らない。一般的に、信号を送信する側（例えば一次回路系）では、絶縁素子を駆動するために大きな電流を必要とする。そのため、一次回路系の電源が不安定又は能力不足である場合には、一次回路系から二次回路系への信号伝達に支障を生じ得る。
　絶縁コンパレータ、絶縁アンプ又は絶縁ＡＤＣ［analog-to-digital　converter］などに利用される信号伝達装置では、一次回路系が検出系（信号を送信する側）となり、二次回路系が監視及び制御系（信号を受信する側）となり得る。この場合、一次回路系には、大電流を安定供給することのできる電源が存在しないこともある。
　上記の考察に鑑み、以下では、一次回路系の電源が不安定又は能力不足であっても、一次回路系から二次回路系への信号伝達に支障を生じにくい信号伝達装置が提案される。
＜信号伝達装置（第１実施形態）＞
　図１０は、信号伝達装置の第１実施形態を示す図である。本実施形態の信号伝達装置４００は、一次回路系４００ｐ（ＶＣＣ１－ＧＮＤ１系）と二次回路系４００ｓ（ＶＣＣ２－ＧＮＤ２系）の間を電気的に絶縁しつつ、一次回路系４００ｐの入力パルス信号ＩＮを二次回路系４００ｓの出力パルス信号ＯＵＴとして伝達する半導体集積回路装置である。
　信号伝達装置４００は、一次回路系４００ｐと二次回路系４００ｓとの間を絶縁しながら相互間の信号伝達を行う必要のあるアプリケーション全般（絶縁コンパレータ、絶縁アンプ若しくは絶縁ＡＤＣ、又は、高電圧を取り扱うモータドライバ若しくはＤＣ／ＤＣコンバータなど）に広く適用され得る。
　信号伝達装置４００は、先出の信号伝達装置２００（図１）と同じく、第１チップ４１０と、第２チップ４２０と、第３チップ４３０と、を備えてもよい。第１チップ４１０、第２チップ４２０、及び、第３チップ４３０は、単一のパッケージに封止されてもよい。
　第１チップ４１０には、一次回路系４００ｐに設けられるスイッチ回路４１１が集積化される。スイッチ回路４１１は、一次回路系４００ｐの電源（不図示）から電源電圧ＶＣＣ１の供給を受けて動作する。
　第２チップ４２０には、二次回路系４００ｓに設けられる駆動回路４２１、受信回路４２２及びバッファ４２３が集積化される。これらの駆動回路４２１、受信回路４２２及びバッファ４２３は、いずれも二次回路系４００ｓの電源（不図示）から電源電圧ＶＣＣ２の供給を受けて動作する。なお、二次回路系４００ｓの電源は、一次回路系４００ｐの電源よりも大電流を安定的に供給する能力を持つ。
　第３チップ４３０には、一次回路系４００ｐと二次回路系４００ｓとの間を電気的に絶縁しつつ相互間の信号伝達経路となる絶縁素子４３１及び４３２が集積化される。絶縁素子４３１及び４３２は、それぞれ、第１絶縁素子及び第２絶縁素子に相当する。
　絶縁素子４３１及び４３２は、いずれもトランスであってもよい。つまり、絶縁素子４３１は、互いに電磁結合され得る一対の一次側コイル４３１ｐ及び二次側コイル４３１ｓを含む。同様に、絶縁素子４３２は、互いに電磁結合され得る一対の一次側コイル４３２ｐ及び二次側コイル４３２ｓを含む。
　スイッチ回路４１１は、信号伝達装置４００の外部から差動入力される正相入力パルス信号ＩＮＰ及び逆相入力パルス信号ＩＮＮに応じて、絶縁素子４３１と絶縁素子４３２との接続状態を切り替える。本図に即して述べると、スイッチ回路４１１は、コンパレータＣＭＰと、スイッチ素子ＳＷ１（例えばアナログスイッチ）と、を含む。
　コンパレータＣＭＰは、非反転入力端（＋）に入力される正相入力パルス信号ＩＮＰと反転入力端（－）に入力される逆相入力パルス信号ＩＮＮとを比較して入力パルス信号ＩＮを出力する。入力パルス信号ＩＮは、ＩＮＰ＞ＩＮＮであるときにハイレベルとなる。一方、入力パルス信号は、ＩＮＰ＜ＩＮＮであるときにローレベルとなる。正相入力パルス信号ＩＮＰと逆相入力パルス信号ＩＮＮは、互いの論理レベルが反転されている。
　スイッチ素子ＳＷ１の第１端は、絶縁素子４３１を形成する一次側コイル４３１ｐの第１端に接続される。スイッチ素子ＳＷ２の第２端は、絶縁素子４３２を形成する一次側コイル４３２ｐの第１端に接続される。一次側コイル４３１ｐ及び４３２ｐそれぞれの第２端は、互いに接続される。このように、スイッチ素子ＳＷ１は、絶縁素子４３１の一次側コイル４３１ｐと絶縁素子４３２の一次側コイル４３２ｐとの間に直列に接続される。言い換えると、スイッチ素子ＳＷ１は、絶縁素子４３１及び４３２それぞれの一次側コイル４３１ｐ及び４３２ｐと共に閉ループを形成するように接続される。
　スイッチ素子ＳＷ１は、例えば、入力パルス信号ＩＮがハイレベルであるときにオン状態となる。このとき、絶縁素子４３１の一次側コイル４３１ｐと絶縁素子４３２の一次側コイル４３２ｐとの間が導通される。一方、スイッチ素子ＳＷ１は、例えば、入力パルス信号ＩＮがローレベルであるときにオフ状態となる。このとき、絶縁素子４３１の一次側コイル４３１ｐと絶縁素子４３２の一次側コイル４３２ｐとの間が遮断される。
　駆動回路４２１は、絶縁素子４３１の二次側コイル４３２ｓに印加される第１信号Ｐｏを周期的又は連続的にパルス駆動する（詳細は後述）。
　受信回路４２２は、絶縁素子４３２から出力される第２信号Ｒｉを検出して入力パルス信号ＩＮに応じた出力パルス信号ＯＵＴを生成する。
　バッファ４２３は、出力パルス信号ＯＵＴの波形を整えて信号伝達装置４００の外部に出力する。
　絶縁素子４３１は、二次回路系４００ｓから一次回路系４００ｐに単相の第１信号Ｐｏを伝達する。絶縁素子４３１は、打診用の絶縁素子として機能する。
　絶縁素子４３２は、一次回路系４００ｐから二次回路系４００ｓに単相の第２信号Ｒｉを伝達する。絶縁素子４３２は、応答用の絶縁素子として機能する。
＜動作説明（第１実施形態）＞
　入力パルス信号ＩＮがハイレベルであるときには、スイッチ素子ＳＷ１がオン状態となる。従って、絶縁素子４３１の一次側コイル４３１ｐと絶縁素子４３２の一次側コイル４３２ｐとの間が導通される。そのため、絶縁素子４３１の二次側コイル４３１ｓに印加される第１信号Ｐｏが駆動されると、絶縁素子４３１の一次側コイル４３１ｐに第１信号Ｐｏ（より正確には第１信号Ｐｏに応じた誘起信号）が発生する。その結果、絶縁素子４３２の一次側コイル４３２ｐは、絶縁素子４３１の一次側コイル４３１ｐに発生する第１信号Ｐｏにより駆動される。このとき、絶縁素子４３２の二次側コイル４３２ｓには、第２信号Ｒｉ（＝第１信号Ｐｏに応じた誘起信号）が発生する。
　すなわち、スイッチ回路４１１は、入力パルス信号ＩＮがハイレベルであるときに、絶縁素子４３１と絶縁素子４３２との接続状態を、第１信号Ｐｏにより絶縁素子４３２が駆動される第１接続状態に切り替える。
　一方、入力パルス信号ＩＮがローレベルであるときには、スイッチ素子ＳＷ１がオフ状態となる。従って、絶縁素子４３１の一次側コイル４３１ｐと絶縁素子４３２の一次側コイル４３２ｐとの間が遮断される。そのため、絶縁素子４３１の二次側コイル４３１ｓに印加される第１信号Ｐｏが駆動されても、絶縁素子４３１の一次側コイル４３１ｐには第１信号Ｐｏ（より正確には第１信号Ｐｏに応じた誘起信号）が発生しない。その結果、絶縁素子４３２の一次側コイル４３２ｐが駆動されないので、絶縁素子４３２の二次側コイル４３２ｓには、第２信号Ｒｉ（＝第１信号Ｐｏに応じた誘起信号）が発生しない。
　すなわち、スイッチ回路４１１は、入力パルス信号ＩＮがローレベルであるときに、絶縁素子４３１と絶縁素子４３２との接続状態を、第１信号Ｐｏにより絶縁素子４３２が駆動されない第２接続状態に切り替える。
　受信回路４２２は、絶縁素子４３２の二次側コイル４３２ｓに第２信号Ｒｉが発生したか否かを検出することにより入力パルス信号ＩＮの論理レベルを識別することができる。例えば、受信回路４２２は、第２信号Ｒｉが受信されるときに入力パルス信号ＩＮがハイレベルであると識別して出力パルス信号ＯＵＴをハイレベルとする。一方、受信回路４２２は、第２信号Ｒｉが受信されないときに入力パルス信号ＩＮがローレベルであると識別して出力パルス信号ＯＵＴをローレベルとする。
　このように、本実施形態の信号伝達装置４００では、二次回路系４００ｓからの打診に対して一次回路系４００ｐが応答する反射型の絶縁通信方式が採用されている。従って、一次回路系４００ｐは、絶縁素子４３２の一次側コイル４３２ｐを駆動するに際して、入力パルス信号ＩＮに応じたスイッチ制御のみを行えば足りる。従って、一次回路系４００ｐの電源（不図示）が不安定又は能力不足であっても、一次回路系４００ｐから二次回路系４００ｓへの信号伝達に支障が生じにくくなる。
　なお、本実施形態の信号伝達装置４００において、第１信号Ｐｏを駆動する駆動回路４２１と第２信号Ｒｉを受信する受信回路４２２は、いずれも共通の電源（＝二次回路系４００ｓの電源）から電力供給を受けて動作する。また、駆動回路４２１と受信回路４２２は、いずれも共通の第２チップ４２０に集積化される。従って、本実施形態の信号伝達装置４００では、相異なる電源電圧ＶＣＣ１及びＶＣＣ２の様々な組み合わせを考慮したマージン設計を要することなく、安定した信号伝達が実現され得る。また、第１信号Ｐｏの送信強度に応じて第２信号Ｒｉの受信感度が調整されてもよい。
　図１１は、第１実施形態の第１動作例（間欠）を示す図である。本図では上から順に、入力パルス信号ＩＮ、第１信号Ｐｏ、第２信号Ｒｉ、及び、出力パルス信号ＯＵＴが描写されている。
　本図で示されるように、駆動回路４２１は、絶縁素子４３１の二次側コイル４３１ｓに印加される第１信号Ｐｏを周期的に駆動（例えばパルス駆動）してもよい。入力パルス信号ＩＮがハイレベルであるときには、第１信号Ｐｏのパルス駆動により第２信号Ｒｉに誘起パルスが発生する。従って、受信回路４２２は、第２信号Ｒｉの誘起パルスが検出されるときに出力パルス信号ＯＵＴをハイレベルとする。一方、入力パルス信号ＩＮがローレベルであるときには、第１信号Ｐｏがパルス駆動されても第２信号Ｒｉに誘起パルスが発生しない。従って、受信回路４２２は、第２信号Ｒｉの誘起パルスが検出されないときに出力パルス信号ＯＵＴをローレベルとする。
　図１２は、第１実施形態の第２動作例（連続）を示す図である。本図では、先出の図１１と同じく、上から順に、入力パルス信号ＩＮ、第１信号Ｐｏ、第２信号Ｒｉ、及び、出力パルス信号ＯＵＴが描写されている。
　本図で示されるように、駆動回路４２１は、絶縁素子４３１の二次側コイル４３１ｓに印加される第１信号Ｐｏを連続的に駆動（例えば正弦波駆動）してもよい。入力パルス信号ＩＮがハイレベルであるときには、第１信号Ｐｏの正弦波駆動により第２信号Ｒｉにも正弦波が誘起される。従って、受信回路４２２は、第２信号Ｒｉの正弦波が検出されるときに出力パルス信号ＯＵＴをハイレベルとする。一方、入力パルス信号ＩＮがローレベルであるときには、第１信号Ｐｏが正弦波駆動されても第２信号Ｒｉには正弦波が誘起されない。従って、受信回路４２２は、第２信号Ｒｉの正弦波が検出されないときに出力パルス信号ＯＵＴをローレベルとする。
＜信号伝達装置（第２実施形態）＞
　図１３は、信号伝達装置の第２実施形態を示す図である。本実施形態の信号伝達装置４００は、先出の第１実施形態（図１０）を基本としつつ、スイッチ回路４１１の構成が変更されている。本図に即して述べると、スイッチ回路４１１は、先出のスイッチ素子ＳＷ１に代えて、インバータＩＮＶとスイッチ素子ＳＷ２を含む。
　スイッチ素子ＳＷ２の第１端は、一次側コイル４３１ｐの第１端に接続される。スイッチ素子ＳＷ２の第２端は、一次側コイル４３１ｐの第２端に接続される。このように、スイッチ素子ＳＷ２は、一次側コイル４３１ｐに並列接続されてもよい。なお、一次側コイル４３１ｐ及び４３２ｐそれぞれの第１端は、互いに接続される。また、一次側コイル４３１ｐ及び４３２ｐそれぞれの第２端は、互いに接続される。言い換えると、一次側コイル４３１ｐ及び４３２ｐは、閉ループを形成するように接続される。
　インバータＩＮＶは、入力パルス信号ＩＮの論理レベルを反転させることにより反転入力パルス信号ＩＮＢを生成する。反転入力パルス信号ＩＮＢは、入力パルス信号ＩＮがハイレベルであるときにローレベルとなる。また、反転入力パルス信号ＩＮＢは、入力パルス信号ＩＮがローレベルであるときにハイレベルとなる。
　スイッチ素子ＳＷ２は、例えば、反転入力パルス信号ＩＮＢがハイレベルであるときにオン状態となる。このとき、一次側コイル４３１ｐの両端間が短絡される。一方、スイッチ素子ＳＷ２は、例えば、反転入力パルス信号ＩＮＢがローレベルであるときにオフ状態となる。このとき、一次側コイル４３１ｐの両端間が開放される。
＜動作説明（第２実施形態）＞
　入力パルス信号ＩＮがハイレベルであるときには、反転入力パルス信号ＩＮＢがローレベルとなるので、スイッチ素子ＳＷ２がオフ状態となる。従って、絶縁素子４３１を形成する一次側コイル４３１ｐの両端間が開放される。そのため、絶縁素子４３１の二次側コイル４３１ｓに印加される第１信号Ｐｏが駆動されると、絶縁素子４３２の一次側コイル４３２ｐは、絶縁素子４３１の一次側コイル４３１ｐに生じる第１信号Ｐｏ（より正確には第１信号Ｐｏに応じた誘起信号）により駆動される。このとき、絶縁素子４３２の二次側コイル４３２ｓには、第２信号Ｒｉ（＝第１信号Ｐｏに応じた誘起信号）が発生する。
　すなわち、スイッチ回路４１１は、入力パルス信号ＩＮがハイレベルであるときに、絶縁素子４３１と絶縁素子４３２との接続状態を、第１信号Ｐｏにより絶縁素子４３２が駆動される第１接続状態に切り替える。
　一方、入力パルス信号ＩＮがローレベルであるときには、反転入力パルス信号ＩＮＢがハイレベルとなるので、スイッチ素子ＳＷ２がオン状態となる。従って、絶縁素子４３１を形成する一次側コイル４３１ｐの両端間が短絡される。そのため、絶縁素子４３１の二次側コイル４３１ｓに印加される第１信号Ｐｏが駆動されても、絶縁素子４３２の一次側コイル４３２ｐは、絶縁素子４３１の一次側コイル４３１ｐに生じる第１信号Ｐｏ（より正確には第１信号Ｐｏに応じた誘起信号）により駆動されない。その結果、絶縁素子４３２の二次側コイル４３２ｓには、第２信号Ｒｉ（＝第１信号Ｐｏに応じた誘起信号）が発生しない。
　すなわち、スイッチ回路４１１は、入力パルス信号ＩＮがローレベルであるときに、絶縁素子４３１と絶縁素子４３２との接続状態を、第１信号Ｐｏにより絶縁素子４３２が駆動されない第２接続状態に切り替える。
　受信回路４２２は、絶縁素子４３２の二次側コイル４３２ｓに第２信号Ｒｉが発生したか否かを検出することにより入力パルス信号ＩＮの論理レベルを識別することができる。例えば、受信回路４２２は、第２信号Ｒｉが受信されるときに入力パルス信号ＩＮがハイレベルであると識別して出力パルス信号ＯＵＴをハイレベルとする。一方、受信回路４２２は、第２信号Ｒｉが受信されないときに入力パルス信号ＩＮがローレベルであると識別して出力パルス信号ＯＵＴをローレベルとする。この点については、先出の第１実施形態（図１０）と何ら変わらない。
　なお、本図では、絶縁素子４３１の一次側コイル４３１ｐに対してスイッチ素子ＳＷ２が並列接続されているが、例えば、絶縁素子４３２の一次側コイル４３２ｐに対してスイッチ素子ＳＷ２が並列接続されてもよい。また、スイッチ素子ＳＷ１及びＳＷ２が組み合わせて設けられてもよい。
＜信号伝達装置（第３実施形態）＞
　図１４は、信号伝達装置の第３実施形態を示す図である。本実施形態の信号伝達装置４００は、先出の第２実施形態（図１３）を基本としつつ、スイッチ回路４１１の構成が変更されている。
　本図に即して述べると、先出の絶縁素子４３２は、正相絶縁素子４３２Ｐ及び逆相絶縁素子４３２Ｎを含み、正相絶縁素子４３２Ｐ及び逆相絶縁素子４３２Ｎそれぞれの出力信号を第２信号ＲｉＰ及びＲｉＮとして差動出力する。
　なお、正相絶縁素子４３２Ｐ及び逆相絶縁素子４３２Ｎは、いずれもトランスであってもよい。つまり、正相絶縁素子４３２Ｐは、互いに電磁結合され得る一対の一次側コイル４３２Ｐｐ及び二次側コイル４３２Ｐｓを含む。同様に、逆相絶縁素子４３２Ｎは、互いに電磁結合され得る一対の一次側コイル４３２Ｎｐ及び二次側コイル４３２Ｎｓを含む。
　また、スイッチ回路４１１は、先出のスイッチ素子ＳＷ２に代えてスイッチ素子ＳＷ３及びＳＷ４を含む。
　スイッチ素子ＳＷ３の第１端は、一次側コイル４３２Ｐｐの第１端に接続される。スイッチ素子ＳＷ３の第２端は、一次側コイル４３２Ｐｐの第２端に接続される。すなわち、スイッチ素子ＳＷ３は、一次側コイル４３２Ｐｐに並列接続される。
　スイッチ素子ＳＷ４の第１端は、一次側コイル４３２Ｎｐの第１端に接続される。スイッチ素子ＳＷ４の第２端は、一次側コイル４３２Ｎｐの第２端に接続される。すなわち、スイッチ素子ＳＷ４は、一次側コイル４３２Ｎｐに並列接続される。
　なお、一次側コイル４３１ｐ及び４３２Ｐｐそれぞれの第１端は、互いに接続される。一次側コイル４３２Ｐｐ及び４３２Ｎｐそれぞれの第２端は、いずれも接地端に接続される。一次側コイル４３１ｐの第２端と一次側コイル４３２Ｎｐの第１端は、互いに接続される。言い換えると、一次側コイル４３１ｐ、４３２Ｐｐ及び４３２Ｎｐは、閉ループを形成するように接続される。
　スイッチ素子ＳＷ３は、例えば、反転入力パルス信号ＩＮＢがハイレベルであるときにオン状態となる。このとき、一次側コイル４３２Ｐｐの両端間が短絡される。一方、スイッチ素子ＳＷ３は、例えば、反転入力パルス信号ＩＮＢがローレベルであるときにオフ状態となる。このとき、一次側コイル４３２Ｐｐの両端間が開放される。
　スイッチ素子ＳＷ４は、例えば、入力パルス信号ＩＮがハイレベルであるときにオン状態となる。このとき、一次側コイル４３２Ｎｐの両端間が短絡される。一方、スイッチ素子ＳＷ４は、例えば、入力パルス信号ＩＮがローレベルであるときにオフ状態となる。このとき、一次側コイル４３２Ｎｐの両端間が開放される。
＜動作説明（第３実施形態）＞
　入力パルス信号ＩＮがハイレベルであり、反転入力パルス信号ＩＮＢがローレベルであるときには、スイッチ素子ＳＷ３がオフ状態となり、スイッチ素子ＳＷ４がオン状態となる。従って、正相絶縁素子４３２Ｐを形成する一次側コイル４３２Ｐｐの両端間が開放されて、逆相絶縁素子４３２Ｎを形成する一次側コイル４３２Ｎｐの両端間が短絡される。
　そのため、絶縁素子４３１の二次側コイル４３１ｓに印加される第１信号Ｐｏが駆動されると、正相絶縁素子４３２Ｐの一次側コイル４３２Ｐｐは、絶縁素子４３１の一次側コイル４３１ｐに発生する第１信号Ｐｏ（より正確には第１信号Ｐｏに応じた誘起信号）により駆動される。このとき、正相絶縁素子４３２Ｐの二次側コイル４３２Ｐｓには、正相の第２信号ＲｉＰ（＝第１信号Ｐｏに応じた誘起信号）が発生する。一方、逆相絶縁素子４３２Ｎの二次側コイル４３２Ｎｓには、逆相の第２信号ＲｉＮが発生しない。
　つまり、スイッチ回路４１１は、入力パルス信号ＩＮがハイレベルであり、反転入力パルス信号ＩＮＢがローレベルであるとき、絶縁素子４３１と絶縁素子４３２との接続状態を、第１信号Ｐｏにより正相絶縁素子４３２Ｐが駆動される第１接続状態に切り替える。
　一方、入力パルス信号ＩＮがローレベルであり、反転入力パルス信号ＩＮＢがハイレベルであるときには、上記と反対に、スイッチ素子ＳＷ３がオン状態となり、スイッチ素子ＳＷ４がオフ状態となる。従って、正相絶縁素子４３２Ｐを形成する一次側コイル４３２Ｐｐの両端間が短絡されて、逆相絶縁素子４３２Ｎを形成する一次側コイル４３２Ｎｐの両端間が開放される。
　そのため、絶縁素子４３１の二次側コイル４３１ｓに印加される第１信号Ｐｏが駆動されると、逆相絶縁素子４３２Ｎの一次側コイル４３２Ｎｐは、絶縁素子４３１の一次側コイル４３１ｐに発生する第１信号Ｐｏ（より正確には第１信号Ｐｏに応じた誘起信号）により駆動される。このとき、逆相絶縁素子４３２Ｎの二次側コイル４３２Ｎｓには、逆相の第２信号ＲｉＮ（＝第１信号Ｐｏに応じた誘起信号）が発生する。一方、正相絶縁素子４３２Ｐの二次側コイル４３２Ｐｓには、正相の第２信号ＲｉＰが発生しない。
　つまり、スイッチ回路４１１は、入力パルス信号ＩＮがローレベルであり、反転入力パルス信号ＩＮＢがハイレベルであるとき、絶縁素子４３１と絶縁素子４３２との接続状態を、第１信号Ｐｏにより逆相絶縁素子４３２Ｎが駆動される第２接続状態に切り替える。
　受信回路４２２は、正相の第２信号ＲｉＰと逆相の第２信号ＲｉＮとの差分を検出することにより、入力パルス信号ＩＮの論理レベルを識別することができる。
　例えば、受信回路４２２は、正相の第２信号ＲｉＰが逆相の第２信号ＲｉＮよりも大きいときに、入力パルス信号ＩＮがハイレベルであると識別して出力パルス信号ＯＵＴをハイレベルとしてもよい。また、例えば、受信回路４２２は、正相の第２信号ＲｉＰから逆相の第２信号ＲｉＮを差し引いた差分値（ＲｉＰ－ＲｉＮ）が所定の閾値（例えば正側閾値＋Ｖｔｈ）よりも大きいときに、入力パルス信号ＩＮがハイレベルであると識別して出力パルス信号ＯＵＴをハイレベルとしてもよい。
　一方、例えば、受信回路４２２は、正相の第２信号ＲｉＰが逆相の第２信号ＲｉＮよりも小さいときに、入力パルス信号ＩＮがローレベルであると識別して出力パルス信号ＯＵＴをローレベルとしてもよい。また、例えば、受信回路４２２は、正相の第２信号ＲｉＰから逆相の第２信号ＲｉＮを差し引いた差分値（ＲｉＰ－ＲｉＮ）が所定の閾値（例えば負側閾値－Ｖｔｈ）よりも小さいときに、入力パルス信号ＩＮがローレベルであると識別して出力パルス信号ＯＵＴをローレベルとしてもよい。
　このように、単相入力される第２信号Ｒｉの有無ではなく、差動入力される第２信号ＲｉＰ及びＲｉＮの大小関係又は差分値の大きさが検出される構成であれば、接地電圧ＧＮＤ１及びＧＮＤ２それぞれの揺れに対する同相過渡電圧耐性（いわゆるＣＭＴＩ［common　mode　transient　immunity］が高められる。
　図１５は、第３実施形態の動作例を示す図である。本図では上から順に、入力パルス信号ＩＮ、第１信号Ｐｏ、正相の第２信号ＲｉＰ、逆相の第２信号ＲｉＮ、及び、出力パルス信号ＯＵＴが描写されている。本図で示されるように、駆動回路４２１は、絶縁素子４３１の二次側コイル４３１ｓに印加される第１信号Ｐｏを周期的に駆動（例えばパルス駆動）してもよい。
　入力パルス信号ＩＮがハイレベルであるときには、第１信号Ｐｏのパルス駆動により正相の第２信号ＲｉＰに誘起パルスが発生する。一方、逆相の第２信号ＲｉＮには誘起パルスが生じない。従って、受信回路４２２は、ＲｉＰ＞ＲｉＮ（又はＲｉＰ－ＲｉＮ＞＋Ｖｔｈ）であることを検出して出力パルス信号ＯＵＴをハイレベルとする。
　上記とは逆に、入力パルス信号ＩＮがローレベルであるときには、第１信号Ｐｏのパルス駆動により逆相の第２信号ＲｉＮに誘起パルスが発生する。一方、正相の第２信号ＲｉＰには誘起パルスが生じない。従って、受信回路４２２は、ＲｉＰ＜ＲｉＮ（又はＲｉＰ－ＲｉＮ＜－Ｖｔｈ）であることを検出して出力パルス信号ＯＵＴをローレベルとする。
＜信号伝達装置（第４実施形態）＞
　図１６は、信号伝達装置の第４実施形態を示す図である。本実施形態の信号伝達装置４００は、先出の第３実施形態（図１４）を基本としつつ、スイッチ回路４１１の構成が変更されている。本図に即して述べると、スイッチ回路４１１は、先出のスイッチ素子ＳＷ３及びＳＷ４に代えて、スイッチ素子ＳＷ５及びＳＷ６を含む。
　スイッチ素子ＳＷ５及びＳＷ６それぞれの第１端は、一次側コイル４３１ｐの第１端に接続される。スイッチ素子ＳＷ５の第２端は、一次側コイル４３２Ｐｐの第２端に接続される。スイッチ素子ＳＷ６の第２端は、一次側コイル４３２Ｎｐの第１端に接続される。一次側コイル４３１ｐの第２端は、一次側コイル４３２Ｐｐ及び４３２Ｎｐそれぞれの第２端に接続される。このように、スイッチ素子ＳＷ５は、一次側コイル４３１ｐ及び４３２Ｐｐと共に閉ループを形成するように接続される。また、スイッチ素子ＳＷ６は、一次側コイル４３１ｐ及び４３２Ｎｐと共に閉ループを形成するように接続される。
　スイッチ素子ＳＷ５は、例えば、入力パルス信号ＩＮがハイレベルであるときにオン状態となる。このとき、絶縁素子４３１の一次側コイル４３１ｐと正相絶縁素子４３２Ｐの一次側コイル４３２Ｐｐとの間が導通される。一方、スイッチ素子ＳＷ５は、入力パルス信号ＩＮがローレベルであるときにオフ状態となる。このとき、絶縁素子４３１の一次側コイル４３１ｐと正相絶縁素子４３２Ｐの一次側コイル４３２Ｐｐとの間が遮断される。
　スイッチ素子ＳＷ６は、例えば、反転入力パルス信号ＩＮＢがハイレベルであるときにオン状態となる。このとき、絶縁素子４３１の一次側コイル４３１ｐと逆相絶縁素子４３２Ｎの一次側コイル４３２Ｎｐとの間が導通される。一方、スイッチ素子ＳＷ６は、反転入力パルス信号ＩＮＢがローレベルであるときにオフ状態となる。このとき、絶縁素子４３１の一次側コイル４３１ｐと逆相絶縁素子４３２Ｎの一次側コイル４３２Ｎｐとの間が遮断される。
＜動作説明（第４実施形態）＞
　入力パルス信号ＩＮがハイレベルであり、反転入力パルス信号ＩＮＢがローレベルであるときには、スイッチ素子ＳＷ５がオン状態となり、スイッチ素子ＳＷ６がオフ状態となる。従って、一次側コイル４３１ｐと一次側コイル４３２Ｐｐとの間が導通され、一次側コイル４３１ｐと一次側コイル４３２Ｎｐとの間が遮断される。その結果、正相絶縁素子４３２Ｐの二次側コイル４３２Ｐｓには、正相の第２信号ＲｉＰが発生する。一方、逆相絶縁素子４３２Ｎの二次側コイル４３２Ｎｓには、逆相の第２信号ＲｉＮが発生しない。
　一方、入力パルス信号ＩＮがローレベルであり、反転入力パルス信号ＩＮＢがハイレベルであるときには、上記と反対に、スイッチ素子ＳＷ５がオフ状態となり、スイッチ素子ＳＷ６がオン状態となる。従って、一次側コイル４３１ｐと一次側コイル４３２Ｐｐとの間が遮断され、一次側コイル４３１ｐと一次側コイル４３２Ｎｐとの間が導通される。その結果、逆相絶縁素子４３２Ｎの二次側コイル４３２Ｎｓには、逆相の第２信号ＲｉＮが発生する。一方、正相絶縁素子４３２Ｐの二次側コイル４３２Ｐｓには、正相の第２信号ＲｉＰが発生しない。
　受信回路４２２は、正相の第２信号ＲｉＰと逆相の第２信号ＲｉＮとの差分を検出することにより、入力パルス信号ＩＮの論理レベルを識別することができる。この点については先出の第３実施形態（図１４）と何ら変わらない。
＜信号伝達装置（第５実施形態）＞
　図１７は、信号伝達装置の第５実施形態を示す図である。本実施形態の信号伝達装置４００は、先出の第４実施形態（図１５）を基本としつつ、スイッチ回路４１１の構成が変更されている。本図に即して述べると、スイッチ回路４１１では、先出のスイッチ素子ＳＷ５が常にオフ状態とされている。
　なお、スイッチ素子ＳＷ５は、スイッチ素子ＳＷ６とのペア性（＝基板上における素子レイアウト及び配線レイアウトの相似性）を高めるために設けられている。ただし、スイッチ素子ＳＷ５は、省略されてもよい。また、スイッチ素子ＳＷ５には、配線が接続されてなくてもよい。
＜動作説明（第５実施形態）＞
　反転入力パルス信号ＩＮＢがローレベルであるときには、スイッチ素子ＳＷ６がオフ状態となる。従って、一次側コイル４３１ｐと一次側コイル４３２Ｎｐの間が遮断される。その結果、第１信号Ｐｏが駆動されても逆相の第２信号ＲｉＮが発生することはない。
　一方、反転入力パルス信号ＩＮＢがハイレベルであるときには、スイッチ素子ＳＷ６がオン状態となる。従って、一次側コイル４３１ｐと一次側コイル４３２Ｎｐの間が導通される。その結果、第１信号Ｐｏが駆動されると逆相の第２信号ＲｉＮが生じる。
　受信回路４２２は、正相の第２信号ＲｉＰと逆相の第２信号ＲｉＮとの差分を検出することにより、入力パルス信号ＩＮの論理レベルを識別することができる。この点については、先出の第３実施形態（図１４）と何ら変わらない。また、第２信号ＲｉＰ及びＲｉＮが差動形式であれば、同相過渡電圧耐性に優れるというメリットも享受され得る。
　ただし、本実施形態の信号伝達装置４００では、第１信号Ｐｏが駆動されても正相の第２信号ＲｉＰが生じることはない。従って、受信回路４２２は、実質的に言えば、逆相の第２信号ＲｉＮの有無を検出することにより、入力パルス信号ＩＮの論理レベルを識別する。この点では、先出の第１実施形態（図１０）に近い構成であるとも言える。
＜信号伝達装置（第６実施形態）＞
　図１８は、信号伝達装置の第６実施形態を示す図である。本実施形態の信号伝達装置４００は、先出の第１実施形態（図１０）を基本としつつ、絶縁素子４３１及び４３２（いずれもトランス）に代えて絶縁素子４３３及び４３４（いずれもキャパシタ）を備える。
　絶縁素子４３３は、正相絶縁素子４３３Ｐと逆相絶縁素子４３３Ｎを含む。正相絶縁素子４３３Ｐ及び逆相絶縁素子４３３Ｎは、それぞれ、二次回路系４００ｓから一次回路系４００ｐに差動の第１信号ＰｏＰ及びＰｏＮを伝達する。なお、第１信号ＰｏＰ及びＰｏＮは、互いに逆相で駆動される。絶縁素子４３３は、打診用の絶縁素子として機能する。
　絶縁素子４３４は、正相絶縁素子４３４Ｐと逆相絶縁素子４３４Ｎを含む。正相絶縁素子４３４Ｐ及び逆相絶縁素子４３４Ｎは、それぞれ、一次回路系４００ｐから二次回路系４００ｓに差動の第２信号ＲｉＰ及びＲｉＮを伝達する。絶縁素子４３４は、応答用の絶縁素子として機能する。
　正相絶縁素子４３３Ｐ、逆相絶縁素子４３３Ｎ、正相絶縁素子４３４Ｐ及び逆相絶縁素子４３４Ｎそれぞれの第１端は、いずれも一次回路系４００ｐに設けられる。正相絶縁素子４３３Ｐ、逆相絶縁素子４３３Ｎ、正相絶縁素子４３４Ｐ及び逆相絶縁素子４３４Ｎそれぞれの第２端は、いずれも二次回路系４００ｓに設けられる。
　正相絶縁素子４３３Ｐ及び正相絶縁素子４３４Ｐそれぞれの第１端は、互いに接続される。逆相絶縁素子４３３Ｎ及び逆相絶縁素子４３４Ｎそれぞれの第１端は、互いに接続される。正相絶縁素子４３３Ｐの第２端は、駆動回路４２１の第１出力端（＝正相の第１信号ＰｏＰの印加端）に接続される。逆相絶縁素子４３３Ｎの第２端は、駆動回路４２１の第２出力端（＝逆相の第１信号ＰｏＮの印加端）に接続される。正相絶縁素子４３４Ｐの第２端は、受信回路４２２の第１入力端（＝正相の第２信号ＲｉＰの印加端）に接続される。逆相絶縁素子４３４Ｎの第２端は、受信回路４２２の第２入力端（＝逆相の第２信号ＲｉＮの印加端）に接続される。
　また、本実施形態の信号伝達装置４００は、スイッチ回路４１１の構成も変更されている。本図に即して述べると、スイッチ回路４１１は、先出のスイッチ素子ＳＷ１に代えてインバータＩＮＶとスイッチ素子ＳＷ７及びＳＷ８を含む。
　スイッチ素子ＳＷ７は、正相絶縁素子４３３Ｐ及び４３４Ｐそれぞれの第１端と固定電位端（例えば接地端）との間に接続される。スイッチ素子ＳＷ８は、逆相絶縁素子４３３Ｎ及び４３４Ｎそれぞれの第１端と固定電位端（例えば接地端）との間に接続される。
　スイッチ素子ＳＷ７及びＳＷ８は、いずれも反転入力パルス信号ＩＮＢがハイレベルであるときにオン状態となる。このとき、正相絶縁素子４３３Ｐ、逆相絶縁素子４３３Ｎ、正相絶縁素子４３４Ｐ及び逆相絶縁素子４３４Ｎそれぞれの第１端と固定電位端との間が導通される。一方、スイッチ素子ＳＷ７及びＳＷ８は、いずれも、反転入力パルス信号ＩＮＢがローレベルであるときにオフ状態となる。このとき、正相絶縁素子４３３Ｐ、逆相絶縁素子４３３Ｎ、正相絶縁素子４３４Ｐ及び逆相絶縁素子４３４Ｎそれぞれの第１端と固定電位端との間が遮断される。
＜動作説明（第６実施形態）＞
　入力パルス信号ＩＮがハイレベルであるときには、反転入力パルス信号ＩＮＢがローレベルとなるので、スイッチ素子ＳＷ７及びＳＷ８がいずれもオフ状態となる。従って、正相絶縁素子４３３Ｐ、逆相絶縁素子４３３Ｎ、正相絶縁素子４３４Ｐ及び逆相絶縁素子４３４Ｎそれぞれの第１端と固定電位端との間が遮断される。そのため、駆動回路４２１から出力される第１信号ＰｏＰ及びＰｏＮは、正相絶縁素子４３３Ｐ及び逆相絶縁素子４３３Ｎを介して正相絶縁素子４３４Ｐ及び逆相絶縁素子４３４Ｎに伝達される。その結果、受信回路４２２には、正相絶縁素子４３４Ｐ及び逆相絶縁素子４３４Ｎを介する第２信号ＲｉＰ及びＲｉＮ（＝第１信号ＰｏＰ及びＰｏＮ）が伝達される。
　すなわち、スイッチ回路４１１は、入力パルス信号ＩＮがハイレベルであるときに、絶縁素子４３３と絶縁素子４３４との接続状態を、第１信号ＰｏＰ及びＰｏＮにより絶縁素子４３４が駆動される第１接続状態に切り替える。
　一方、入力パルス信号ＩＮがローレベルであるときには、反転入力パルス信号ＩＮＢがハイレベルとなるので、スイッチ素子ＳＷ７及びＳＷ８がいずれもオン状態となる。従って、正相絶縁素子４３３Ｐ、逆相絶縁素子４３３Ｎ、正相絶縁素子４３４Ｐ及び逆相絶縁素子４３４Ｎそれぞれの第１端と固定電位端との間が導通される。そのため、駆動回路４２１から出力される第１信号ＰｏＰ及びＰｏＮは、正相絶縁素子４３４Ｐ及び逆相絶縁素子４３４Ｎに伝達されることなく減衰する。その結果、受信回路４２２には、正相絶縁素子４３４Ｐ及び逆相絶縁素子４３４Ｎを介する第２信号ＲｉＰ及びＲｉＮ（＝第１信号ＰｏＰ及びＰｏＮ）が伝達されない。
　すなわち、スイッチ回路４１１は、入力パルス信号ＩＮがローレベルであるときに、絶縁素子４３３と絶縁素子４３４との接続状態を、第１信号ＰｏＰ及びＰｏＮにより絶縁素子４３４が駆動されない第２接続状態に切り替える。
　受信回路４２２は、正相の第２信号ＲｉＰと逆相の第２信号ＲｉＮとの差分を検出することにより、入力パルス信号ＩＮの論理レベルを識別することができる。この点については先出の第３実施形態（図１４）及び第４実施形態（図１６）と何ら変わらない。
　なお、本図では、同相過渡電圧耐性に優れた差動形式が採用されている。ただし、信号伝達形式は、何らこれに限定されるものではなく、単相信号が伝達されてもよい。その場合には、例えば、逆相絶縁素子４３３Ｎ及び４３４Ｎとスイッチ素子ＳＷ８がいずれも省略され得る。
　図１９は、第６実施形態の動作例を示す図である。本図では上から順に、入力パルス信号ＩＮ、正相の第１信号ＰｏＰ、逆相の第１信号ＰｏＮ、正相の第２信号ＲｉＰ、逆相の第２信号ＲｉＮ、及び、出力パルス信号ＯＵＴが描写されている。本図で示される通り、駆動回路４２１は、正相絶縁素子４３３Ｐ及び逆相絶縁素子４３３Ｎそれぞれの第２端に印加される第１信号ＰｏＰ及びＰｏＮを互いに逆相で連続的に駆動（例えば正弦波駆動）してもよい。
　入力パルス信号ＩＮがハイレベルであるときには、第１信号ＰｏＰ及びＰｏＮが第２信号ＲｉＰ及びＲｉＮとして伝達される。従って、受信回路４２２は、例えば｜ＲｉＰ－ＲｉＮ｜＞Ｖｔｈであることを検出して出力パルス信号ＯＵＴをハイレベルとする。
　上記とは逆に、入力パルス信号ＩＮがローレベルであるときには、第１信号ＰｏＰ及びＰｏＮが駆動されても、第２信号ＲｉＰ及びＲｉＮとして殆ど伝達されない。従って、受信回路４２２は、例えば｜ＲｉＰ－ＲｉＮ｜＜Ｖｔｈであることを検出して出力パルス信号ＯＵＴをローレベルとする。
＜信号伝達装置（第７実施形態）＞
　図２０は、信号伝達装置の第７実施形態を示す図である。本実施形態の信号伝達装置４００は、先出の第６実施形態（図１８）を基本としつつ、スイッチ回路４１１の構成が変更されている。本図に即して述べると、スイッチ回路４１１は、スイッチ素子ＳＷ９及びＳＷ１０をさらに含む。
　スイッチ素子ＳＷ９は、正相絶縁素子４３３Ｐの第１端と正相絶縁素子４３４Ｐの第１端との間に接続される。スイッチ素子ＳＷ１０は、逆相絶縁素子４３３Ｎの第１端と逆相絶縁素子４３４Ｎの第１端との間に接続される。
　スイッチ素子ＳＷ９及びＳＷ１０は、いずれも、入力パルス信号ＩＮがハイレベルであるときにオン状態となる。このとき、正相絶縁素子４３３Ｐの第１端と正相絶縁素子４３４Ｐの第１端との間、及び、逆相絶縁素子４３３Ｎの第１端と逆相絶縁素子４３４Ｎの第１端との間がそれぞれ導通される。一方、スイッチ素子ＳＷ９及びＳＷ１０は、いずれも入力パルス信号ＩＮがローレベルであるときにオフ状態となる。このとき、正相絶縁素子４３３Ｐの第１端と正相絶縁素子４３４Ｐの第１端との間、及び、逆相絶縁素子４３３Ｎの第１端と逆相絶縁素子４３４Ｎの第１端との間がそれぞれ遮断される。
＜動作説明（第７実施形態）＞
　入力パルス信号ＩＮがハイレベルであり、反転入力パルス信号ＩＮＢがローレベルであるときには、スイッチ素子ＳＷ７及びＳＷ８がいずれもオフ状態となり、スイッチ素子ＳＷ９及びＳＷ１０がいずれもオン状態となる。従って、第１信号ＰｏＰ及びＰｏＮは、正相絶縁素子４３３Ｐ及び逆相絶縁素子４３３Ｎを介して正相絶縁素子４３４Ｐ及び逆相絶縁素子４３４Ｎに伝達される。その結果、受信回路４２２には、正相絶縁素子４３４Ｐ及び逆相絶縁素子４３４Ｎを介する第２信号ＲｉＰ及びＲｉＮ（＝第１信号ＰｏＰ及びＰｏＮ）が伝達される。
　一方、入力パルス信号ＩＮがローレベルであり、反転入力パルス信号ＩＮＢがハイレベルであるときには、スイッチ素子ＳＷ７及びＳＷ８がいずれもオン状態となり、スイッチ素子ＳＷ９及びＳＷ１０がいずれもオフ状態となる。従って、第１信号ＰｏＰ及びＰｏＮは、正相絶縁素子４３４Ｐ及び逆相絶縁素子４３４Ｎに伝達されることなく減衰する。その結果、受信回路４２２には、正相絶縁素子４３４Ｐ及び逆相絶縁素子４３４Ｎを介する第２信号ＲｉＰ及びＲｉＮ（＝第１信号ＰｏＰ及びＰｏＮ）が伝達されない。
　受信回路４２２は、正相の第２信号ＲｉＰと逆相の第２信号ＲｉＮとの差分を検出することにより、入力パルス信号ＩＮの論理レベルを識別することができる。この点については先出の第６実施形態（図１８）と何ら変わらない。
＜信号伝達装置（第８実施形態）＞
　図２１は、信号伝達装置の第８実施形態を示す図である。本実施形態の信号伝達装置４００は、先出の第６実施形態（図１８）を基本としつつ、絶縁素子４３３が単相の第１信号Ｐｏを伝達する形式に変更されている。また、これに伴い、スイッチ回路４１１の構成も変更されている。本図に即して述べると、スイッチ回路４１１は、先出のスイッチ素子ＳＷ７及びＳＷ８に代えて、スイッチ素子ＳＷ１１～ＳＷ１４を含む。
　スイッチ素子ＳＷ１１は、正相絶縁素子４３４Ｐの第１端と固定電位端（例えば、接地端）の間に接続される。また、スイッチ素子ＳＷ１２は、逆相絶縁素子４３４Ｎの第１端と固定電位端（例えば接地端）の間に接続される。スイッチ素子ＳＷ１３は、絶縁素子４３３の第１端と正相絶縁素子４３４Ｐの第１端の間に接続される。また、スイッチ素子ＳＷ１４は、絶縁素子４３３の第１端と逆相絶縁素子４３４Ｎの第１端の間に接続される。
　スイッチ素子ＳＷ１１は、反転入力パルス信号ＩＮＢがハイレベルであるときにオン状態となる。従って、正相絶縁素子４３４Ｐの第１端と固定電位端との間が導通される。一方、スイッチ素子ＳＷ１１は、反転入力パルス信号ＩＮＢがローレベルであるときにオフ状態となる。従って、正相絶縁素子４３４Ｐの第１端と固定電位端との間が遮断される。
　スイッチ素子ＳＷ１２は、入力パルス信号ＩＮがハイレベルであるときにオン状態となる。従って、逆相絶縁素子４３４Ｎの第１端と固定電位端との間が導通される。一方、スイッチ素子ＳＷ１２は、入力パルス信号ＩＮがローレベルであるときにオフ状態となる。従って、逆相絶縁素子４３４Ｎの第１端と固定電位端との間が遮断される。
　スイッチ素子ＳＷ１３は、反転入力パルス信号ＩＮＢがハイレベルであるときにオン状態となる。従って、絶縁素子４３３の第１端と正相絶縁素子４３４Ｐの第１端との間が導通される。一方、スイッチ素子ＳＷ１３は、反転入力パルス信号ＩＮＢがローレベルであるときにオフ状態となる。従って、絶縁素子４３３の第１端と正相絶縁素子４３４Ｐの第１端との間が遮断される。
　スイッチ素子ＳＷ１４は、入力パルス信号ＩＮがハイレベルであるときにオン状態となる。従って、絶縁素子４３３の第１端と逆相絶縁素子４３４Ｎの第１端との間が導通される。一方、スイッチ素子ＳＷ１４は、入力パルス信号ＩＮがローレベルであるときにオフ状態となる。従って、絶縁素子４３３の第１端と逆相絶縁素子４３４Ｎの第１端との間が遮断される。
　図２２は、第８実施形態の動作例を示す図である。本図では上から順に、入力パルス信号ＩＮ、第１信号Ｐｏ、正相の第２信号ＲｉＰ、逆相の第２信号ＲｉＮ、及び、出力パルス信号ＯＵＴが描写されている。本図で示される通り、駆動回路４２１は、絶縁素子４３３の第２端に印加される第１信号Ｐｏを連続的に駆動（例えば正弦波駆動）してもよい。
　入力パルス信号ＩＮがハイレベルであるときには、第１信号Ｐｏが第２信号ＲｉＰとして伝達される。従って、受信回路４２２は、例えば｜ＲｉＰ－ＲｉＮ｜＞Ｖｔｈであることを検出して出力パルス信号ＯＵＴをハイレベルとする。
　上記とは逆に、入力パルス信号ＩＮがローレベルであるときには、第１信号Ｐｏが第２信号ＲｉＮとして伝達される。従って、受信回路４２２は、例えば｜ＲｉＰ－ＲｉＮ｜＜Ｖｔｈであることを検出して出力パルス信号ＯＵＴをローレベルとする。
＜絶縁スイッチ５００＞
　図２３は、本開示の実施形態にかかる絶縁スイッチ５００の一形態の概略回路図である。図２３に示す絶縁スイッチ５００は、シーケンサなどに搭載され、負荷ＺＬに動力電圧Ｖｐを供給する回路のＯＮ又ＯＦＦを切り替えるスイッチとして用いられる。
　絶縁スイッチ５００は、電源端子Ｐｓと、入力端子Ｐｉｎと、接地端子Ｐｇｄと、第１端子Ｎ１と、第２端子Ｎ２と、を有する。電源端子Ｐｓは、制御電圧Ｖｉｎを供給する制御電圧源に接続される。制御電圧Ｖｉｎは、パルス供給回路５０３を駆動する電圧である。
　入力端子Ｐｉｎには、外部に配置された制御回路ＣＯＮＴから、負荷ＺＬを動作させる信号である制御信号ＤＩＮが入力される。制御信号ＤＩＮは、負荷ＺＬに動力電圧Ｖｐが供給されているとき、つまり、絶縁スイッチ５００の後述するスイッチ部５０４がＯＮに制御されているときにＨｉレベルとなる信号である。接地端子Ｐｇｄは、グラウンド電位ＧＮＤに接続される。
　第１端子Ｎ１は、負荷ＺＬに動力電圧Ｖｐを供給する電圧源と接続される。なお、負荷ＺＬは電圧源と第１端子Ｎ１の間に配置される。第２端子Ｎ２は、グラウンド電位ＧＮＤに接続される。絶縁スイッチ５００は、制御信号ＤＩＮに基づいてスイッチ部５０４のＯＮ／ＯＦＦを制御し、第１端子Ｎ１と第２端子Ｎ２とを導通又は非導通に制御して、負荷ＺＬに動力電圧Ｖｐを供給する。
　図２３に示す絶縁スイッチ５００は、導通回路５０１と、調整回路５０２と、パルス供給回路５０３と、スイッチ部５０４と、を有する。
＜スイッチ部５０４＞
　スイッチ部５０４は、導通又は非導通に制御される。絶縁スイッチ５００において、スイッチ部５０４は、ｎチャンネル型ＭＯＳ電界効果トランジスタで構成されるスイッチング素子５４１を有する。スイッチング素子５４１において、ドレインは第１端子Ｎ１に接続される。ソースは第２端子Ｎ２に接続される。ゲートは、導通回路５０１に接続され、導通回路５０１からの電圧が供給されることでスイッチング素子５４１がＯＮ状態になる。また、ゲートは、調整回路５０２に接続され、調整回路５０２によって電流が引き抜かれることでスイッチング素子５４１がＯＦＦ状態になる。また、スイッチング素子５４１のバックゲートはソースに接続されグラウンド電位ＧＮＤに接続される第２端子Ｎ２に接続される。
　つまり、導通回路５０１は、スイッチ部５０４を構成するスイッチング素子５４１をターンＯＮさせる回路であり、調整回路５０２はスイッチ部５０４をターンＯＦＦさせる回路である。なお、調整回路５０２は、スイッチング素子５４１のゲートに付随する寄生容量を放電するディスチャージ回路として理解されてもよい。
＜パルス供給回路５０３＞
　パルス供給回路５０３は、電源端子Ｐｓ、入力端子Ｐｉｎ、接地端子Ｐｇｄに接続される。パルス供給回路５０３には、電源端子Ｐｓを介して制御電圧Ｖｉｎが供給される。なお、制御電圧Ｖｉｎは、電子回路で構成されるパルス供給回路５０３を駆動する電圧値であり、負荷ＺＬを動作させるための動力電圧Ｖｐよりも低い。パルス供給回路５０３は、接地端子Ｐｇｄを介してグラウンド電位ＧＮＤに接続される。
　パルス供給回路５０３には、入力端子Ｐｉｎを介して制御信号ＤＩＮが入力される。制御信号ＤＩＮは、Ｈｉレベル又はＬｏレベルをとる信号であり、負荷ＺＬに動力電圧Ｖｐを供給している期間、Ｈｉレベルの信号である。換言すると、制御信号ＤＩＮがＨｉレベルのとき、スイッチ部５０４のスイッチング素子５４１はＯＮ状態であり負荷ＺＬに動力電圧Ｖｐが供給される。そして、制御信号ＤＩＮがＬｏレベルのとき、スイッチ部５０４のスイッチング素子５４１はＯＦＦ状態であり、負荷ＺＬに動力電圧Ｖｐが供給されない。
　パルス供給回路５０３は、導通回路５０１の後述する第１一次側コイル５１１及び調整回路５０２の後述する第２一次側コイル５２１と接続される。パルス供給回路５０３は、第１一次側コイル５１１に第１パルス信号Ｓｐ１を供給し、第２一次側コイル５２１に第２パルス信号Ｓｐ２を供給する。
　パルス供給回路５０３は、パルス生成回路５３１と、発振回路５３２とを有する。発振回路５３２は、パルス生成回路５３１に対し、パルス信号（第１パルス信号Ｓｐ１又は第２パルス信号Ｓｐ２）を生成するタイミングを指示するクロック信号を供給する。発振回路５３２から出力されるクロック信号は、例えば、所定の周波数で所定のデューティの方形波である。発振回路５３２は、クロック信号の周波数を変調可能であるとともに、クロック信号の出力、停止を実行可能な構成である。
　パルス生成回路５３１は、発振回路５３２が出力するクロック信号に基づいて、パルス信号を生成するとともに出力する。パルス生成回路５３１は、例えば、クロック信号の立ち上がりのタイミングでパルス信号を生成する構成であってもよい。また、パルス生成回路５３１は、例えば、クロック信号の立ち上がり及び立ち下がりの両方のタイミングでパルス信号を生成する構成であってもよい。
　発振回路５３２は、制御信号ＤＩＮがＨｉレベルの期間及びＨｉレベルからＬｏレベルに切り替わってから一定期間、クロック信号を出力する。なお、制御信号ＤＩＮがＨｉレベルの期間と、ＨｉレベルからＬｏレベルに切り替わってから一定期間との区別は、パルス生成回路５３１で管理してもよいし、発振回路５３２で管理してもよい。発振回路５３２で管理する場合、例えば、制御信号ＤＩＮがＨｉレベルの期間のクロック信号の間隔と、ＨｉレベルからＬｏレベルに切り替わってから一定の期間のクロック信号の間隔と、で異なるように、クロック信号を生成してもよい。
＜導通回路５０１＞
　導通回路５０１は、第１絶縁素子５１０と、ダイオード５１３と、抵抗５１４と、コンデンサ５１５と、を有する。第１絶縁素子５１０は、第１一次側コイル５１１と、第１二次側コイル５１２とを有する。導通回路５０１において、第１一次側コイル５１１と第１二次側コイル５１２とは、電気的に絶縁されているが電磁結合されており、電磁誘導により第１一次側コイル５１１から第１二次側コイル５１２に信号等を伝送可能である。このような、第１絶縁素子５１０を用いることで、第１二次側コイル５１２側の回路からの電流の第１一次側コイル５１１への流入を遮断できる。
　第１一次側コイル５１１は、パルス供給回路５０３と接続されており、パルス供給回路５０３から供給される第１パルス信号Ｓｐ１を受信する。第１パルス信号Ｓｐ１は、制御信号ＤＩＮがＨｉレベルのときに、供給されるパルス信号である。第１一次側コイル５１１及び第１二次側コイル５１２の巻き方向は、第１一次側コイル５１１に第１パルス信号Ｓｐ１が供給されたとき、第１パルス信号Ｓｐ１の立ち上がり時に第１二次側コイル５１２の第２端Ｐ１２から第１端Ｐ１１に流れる誘導電流Ｉｄ１が発生するように設定されている。
　また、第１二次側コイル５１２の第１端Ｐ１１は、ダイオード５１３及び抵抗５１４を介して、スイッチング素子５４１のゲートに接続される。ダイオード５１３は、アノードが第１二次側コイル５１２の第１端Ｐ１１に接続される。ダイオード５１３は、カソードが抵抗５１４を介してスイッチング素子５４１のゲートに接続される。つまりダイオード５１３は、第１一次側コイル５１１に供給された第１パルス信号Ｓｐ１の立ち上がり時に第１二次側コイル５１２で発生する誘導電流Ｉｄ１が流れる方向を順方向として配置される。導通回路５０１にダイオード５１３を配置することで、第１パルス信号Ｓｐ１が立ち下がるときに発生する誘導電流が導通回路５０１内を流れないようにできる。なお、ダイオード５１３に代えて、ベースとコレクタとを接続したバイポーラトランジスタを用いてもよい。
　抵抗５１４は、ダイオード５１３とスイッチング素子５４１との間に配置されている。また、コンデンサ５１５の第１端は抵抗５１４とスイッチング素子５４１のゲートに接続され、第２端はスイッチング素子５４１のソース、換言すると、グラウンド電位ＧＮＤに接続されている。抵抗５１４とコンデンサ５１５とは、第１パルス信号Ｓｐ１による誘導電流Ｉｄ１を平滑化して電圧Ｖｇｓを生成する平滑化回路を構成している。誘導電流Ｉｄ１によってコンデンサ５１５を充電する。コンデンサ５１５が充電されることで、電圧Ｖｇｓが上昇し、最終的に一定の電圧に維持される。
＜調整回路５０２＞
　調整回路５０２は、第２絶縁素子５２０と、ダイオード５２３と、第１調整スイッチング素子５２４と、抵抗５２５と、コンデンサ５２５１と、を有する。第２絶縁素子５２０は、第２一次側コイル５２１と、第２二次側コイル５２２とを有する。第２一次側コイル５２１は、パルス供給回路５０３と接続されており、パルス供給回路５０３から供給される第２パルス信号Ｓｐ２を受信する。第２パルス信号Ｓｐ２は、制御信号ＤＩＮがＨｉレベルからＬｏレベルに切り替わった時点から一定の期間、供給されるパルス信号である。第２一次側コイル５２１及び第２二次側コイル５２２の巻き方向は、第２一次側コイル５２１に供給された第２パルス信号Ｓｐ２の立ち上がり時に第２二次側コイル５２２の第２端Ｐ２２から第１端Ｐ２１に誘導電流Ｉｄ２が発生するように設定されている。
　また、第２二次側コイル５２２の第１端Ｐ２１は、ダイオード５２３を介して、第１調整スイッチング素子５２４のゲートに接続される。ダイオード５２３は、アノードが第２二次側コイル５２２の第１端Ｐ２１に接続される。ダイオード５２３は、カソードが第１調整スイッチング素子５２４のゲートに接続される。つまりダイオード５２３は、第２一次側コイル５２１に供給された第２パルス信号Ｓｐ２の立ち上がり時に第２二次側コイル５２２で発生する誘導電流Ｉｄ２が流れる方向を順方向として配置される。なお、ダイオード５２３に代えて、ベースとコレクタとを接続したバイポーラトランジスタを用いてもよい。調整回路５０２にダイオード５２３を配置することで、第２パルス信号Ｓｐ２が立ち下がるときに発生する誘導電流が調整回路５０２内を流れないようにできる。
　第１調整スイッチング素子５２４は、ｎチャンネル型ＭＯＳトランジスタである。第１調整スイッチング素子５２４のドレインはスイッチ部５０４のスイッチング素子５４１のゲートと接続される。第１調整スイッチング素子５２４のソースはスイッチング素子５４１のソースが接続された第２端子Ｎ２に接続され、グラウンド電位ＧＮＤに接続される。第１調整スイッチング素子５２４のゲートには、ダイオード５２３のカソードが接続される。そして、第１調整スイッチング素子５２４のゲートとソースとは、抵抗５２５を介して接続されている。抵抗５２５は、誘導電流Ｉｄ２が流れるように配置されており、誘導電流Ｉｄ２が流れたときに発生する電位差が第１調整スイッチング素子５２４のゲート－ソース間の電圧になり、第１調整スイッチング素子５２４がＯＮに制御される。
　また、コンデンサ５２５１は、抵抗５２５と並列であり、コンデンサ５２５１の第１端は、第１調整スイッチング素子５２４のゲートに、第２端はソースにそれぞれ接続される。また、コンデンサ５２５１は、誘導電流Ｉｄ２で充電される。つまり、誘導電流Ｉｄ２は、コンデンサ５２５１によって平滑化される。コンデンサ５２５１で平滑化された電圧が第１調整スイッチング素子５２４のゲート－ソース間に印加され、第１調整スイッチング素子５２４がＯＮ状態に維持される。また、第１調整スイッチング素子５２４のゲート－ソース間は、抵抗５２５を介して接続されており、ゲートからソースにゆっくり電流が流れ、ゲート－ソース間の電圧が閾値以下になると、第１調整スイッチング素子５２４がターンＯＦＦする。
　絶縁スイッチ５００は、以上示した構成を有している。絶縁スイッチ５００は、第１一次側コイル５１１及び第２一次側コイル５２１が接続されている一次側回路と、第１二次側コイル５１２及び第２二次側コイル５２２が接続されている二次側回路とを有する。つまり、絶縁スイッチ５００では、一次側回路と二次側回路とは、第１絶縁素子５１０及び第２絶縁素子５２０によって絶縁されている。そのため、二次側回路に流れる負荷ＺＬを動作させる電流が一次側回路に流れることを防止できる。
　次に、絶縁スイッチ５００の動作について図面を参照して説明する。図２４は、絶縁スイッチ５００の動作を示すタイミングチャートである。
　図２４に示すように、負荷ＺＬに動力電圧Ｖｐを供給するとき、パルス供給回路５０３に入力される制御信号ＤＩＮがＬｏレベルからＨｉレベルに切り替わる。制御信号ＤＩＮがＬｏレベルからＨｉレベルに切り替わると、パルス供給回路５０３は、第１パルス信号Ｓｐ１を第１一次側コイル５１１に供給する。
　第１一次側コイル５１１に第１パルス信号Ｓｐ１が供給されると、第１パルス信号Ｓｐ１の立ち上がり時において、第１二次側コイル５１２に誘導電流Ｉｄ１が発生する。誘導電流Ｉｄ１は、ダイオード５１３の順方向に沿って流れる電流であるため、ダイオード５１３を通過し、コンデンサ５１５を充電する。なお、ダイオード５１３を配置していることで、第１パルス信号Ｓｐ１の立ち下がり時に、導通回路５０１に電流が流れない。
　第１パルス信号Ｓｐ１は、パルス供給回路５０３から第１一次側コイル５１１に供給されている。そして、第１パルス信号Ｓｐ１の立ち上がり時に第１二次側コイル５１２で発生する誘導電流Ｉｄ１によってコンデンサ５１５が充電される。コンデンサ５１５は、両端間の電圧Ｖｇｓが所定の電圧値Ｖｏになるまで上昇する。上述のとおり、コンデンサ５１５の両端間の電圧がスイッチング素子５４１のゲート－ソース間の電圧Ｖｇｓであり、電圧Ｖｇｓが閾値Ｖｔｈを超えると、スイッチング素子５４１がＯＮに切り替わる。
　スイッチング素子５４１がＯＮに切り替わることで、スイッチング素子５４１のドレイン－ソースが導通され、第１端子Ｎ１と第２端子Ｎ２が導通状態になる。これにより、動力電圧Ｖｐが負荷ＺＬに供給され、負荷ＺＬが動作する。
　パルス供給回路５０３は、Ｈｉレベルの制御信号ＤＩＮを受信している間、第１パルス信号Ｓｐ１を出し続ける。このとき、電圧Ｖｇｓは、スイッチング素子５４１のゲート容量とコンデンサ５１５とによって平滑化される。すなわち、コンデンサ５１５は、電圧Ｖｇｓを電圧値Ｖｏに維持するように働く。なお、第１パルス信号Ｓｐ１の周期は、コンデンサ５１５の充電が切れないような周期であることが好ましい。このように、コンデンサ５１５によって電圧Ｖｇｓが閾値Ｖｔｈ以上の電圧値Ｖｏに維持されるため、スイッチング素子５４１は、安定してＯＮ状態に維持される。つまり、負荷ＺＬに動力電圧Ｖｐが安定して供給される。なお、スイッチング素子５４１のゲート容量が十分に大きい場合は、コンデンサ５１５を省略してもよい。
　負荷ＺＬの動作を終了するとき、制御回路ＣＯＮＴからの制御信号ＤＩＮは、ＨｉレベルからＬｏレベルに切り替わる。パルス供給回路５０３は、制御信号ＤＩＮがＨｉレベルからＬｏレベルに切り替わったことを検出したとき、第１パルス信号Ｓｐ１の供給を停止する。コンデンサ５１５が充電された状態であるため、第１パルス信号Ｓｐ１の供給が停止し、誘導電流Ｉｄ１が停止されてもスイッチング素子５４１のＯＮ状態が継続される。つまり、負荷ＺＬの停止の指示をしても負荷ＺＬに動力電圧Ｖｐが供給され続ける。
　そこで、絶縁スイッチ５００では、制御信号ＤＩＮがＨｉレベルからＬｏレベルに切り替わったことを検出したとき、第１パルス信号Ｓｐ１の供給を停止するとともに、第２一次側コイル５２１に第２パルス信号Ｓｐ２を供給する。第２一次側コイル５２１に第２パルス信号Ｓｐ２が供給されるときに第２二次側コイル５２２では、第２パルス信号Ｓｐ２の立ち上がり時に誘導電流Ｉｄ２が発生する。この誘導電流Ｉｄ２は、ダイオード５２３の順方向に沿って流れる電流であり、誘導電流Ｉｄ２は、抵抗５２５に流れる。抵抗５２５に電流が流れることで、第１調整スイッチング素子５２４のゲート及びソース間の電圧が上昇し、第１調整スイッチング素子５２４がターンＯＮする。
　なお、誘導電流Ｉｄ２は、短期間だけ流れる電流であるが、第１調整スイッチング素子５２４のゲート－ソース間の電圧はコンデンサ５２５１で平滑化されるため、第２パルス信号Ｓｐ２が供給されている間、第１調整スイッチング素子５２４は、ＯＮ状態に維持される。なお、第１調整スイッチング素子５２４のゲート容量が大きい場合、コンデンサ５２５１を省略しても第１調整スイッチング素子５２４はＯＮ状態に維持されうる。
　第１調整スイッチング素子５２４のドレインはスイッチング素子５４１のゲートと接続され、ソースはグラウンド電位ＧＮＤに接続されている。そのため、第１調整スイッチング素子５２４がＯＮになることで、スイッチング素子５４１のゲートの電荷が引き抜かれる。このとき、コンデンサ５１５の電荷も引き抜かれる。これにより、スイッチング素子５４１のゲート－ソース間の電圧Ｖｇｓが低下する。
　誘導電流Ｉｄ２により、第１調整スイッチング素子５２４のゲート及びソース間の電圧が上昇し、第１調整スイッチング素子５２４がターンＯＮされる。これにより、スイッチング素子５４１のゲート電荷及びコンデンサ５１５の電荷が引き抜かれ、電圧Ｖｇｓが降下される。これにより、スイッチング素子５４１がターンＯＦＦされる。
　つまり、調整回路５０２は、パルス供給回路５０３から、複数回の第２パルス信号Ｓｐ２の供給を受けることで、スイッチング素子５４１をターンＯＦＦさせ、スイッチ部５０４を非導通状態にする。このように、調整回路５０２を有することで、制御信号ＤＩＮがＨｉレベルからＬｏレベルに切り替わった後、スイッチ部５０４が非導通状態に切り替えられる。
　上述したように、絶縁スイッチ５００を用いることで、二次側回路を流れる電流の一次側回路への流入を遮断して一次側回路を保護しつつ、制御信号ＤＩＮに基づいて、スイッチ部５０４を導通状態及び非導通状態に切り替えることができる。
　磁気結合を利用した絶縁素子を用いる構成の絶縁スイッチ５００によると、フォトカプラー等の光信号を利用した絶縁素子を用いる場合に比べて、汚れ、経年変化等による伝達信号の劣化が少ない。これにより、本開示の構成の絶縁スイッチ５００は、長期間にわたり、安定して開閉可能な構成である。また、外部の光が照射されるような場所でも安定して動作することが可能である。
＜第１変形例＞
　図２５は、第１変形例の絶縁スイッチ５００の動作を示すタイミングチャートである。第１変形例の絶縁スイッチ５００は、図２３に示す絶縁スイッチ５００と同じ構成である。そのため、絶縁スイッチ５００の符号は同じ符号を付すとともに、詳細な説明は省略する。
　制御信号ＤＩＮがＬｏレベルの間、スイッチ部５０４のスイッチング素子５４１のゲート－ソース間の電圧Ｖｇｓは、０Ｖでありスイッチング素子５４１がターンＯＮする閾値Ｖｔｈに到達するまで時間がかかる。絶縁スイッチ５００では、制御信号ＤＩＮがＬｏレベルからＨｉレベルに切り替わった後、できるだけ速やかにスイッチ部５０４が導通状態になることが好ましい。
　そのため、第１変形例の絶縁スイッチ５００において、パルス供給回路５０３は、制御信号ＤＩＮがＬｏレベルからＨｉレベルに切り替わった時点から一定の期間、第１の周波数で第１パルス信号Ｓｐ１を出力する。そして、パルス供給回路５０３は、一定の期間経過した後、第１の周波数よりも低い第２の周波数で第１パルス信号Ｓｐ１を出力する。パルス供給回路５０３がこのように、制御信号ＤＩＮがＬｏレベルからＨｉレベルに切り替わった時点から一定の期間、高い周波数で第１パルス信号Ｓｐ１を供給することで、ゲート－ソース間の電圧Ｖｇｓを速やかに上昇させることができる。
　これにより、制御信号ＤＩＮがＬｏレベルからＨｉレベルに切り替わった時点から、速やかにスイッチ部５０４を導通状態に切り替えることができる。また、スイッチ部５０４が導通状態に切り替わった後、第１パルス信号Ｓｐ１の周波数を低くする抑える。パルス供給回路５０３では、出力するパルス信号（本図では第１パルス信号Ｓｐ１）の周波数が高いと消費電力が高くなる。本開示のように、電圧Ｖｇｓの立ち上がり時から限られた期間だけ高い周波数の第１パルス信号Ｓｐ１を出力するように構成することで、高周波で第１パルス信号Ｓｐ１を出し続ける場合に比べて消費電力を抑えることができる。つまり、本変形例の絶縁スイッチ５００によると、消費電力を抑えつつ、応答特性が良好な絶縁スイッチを提供することができる。
　なお、制御信号ＤＩＮがＨｉレベルからＬｏレベルに切り替わった時点からスイッチ部５０４が非導通状態になるまでの期間を、制御信号ＤＩＮがＬｏレベルからＨｉレベルに切り替わった時点からスイッチ部５０４が導通状態になるまでの期間に近づけるため、第２パルス信号Ｓｐ２の周波数も調整してもよい。
＜第２変形例＞
　図２６は、第２変形例の絶縁スイッチ５００ａの概略回路図である。図２７は、第２変形例の絶縁スイッチ５００ａの動作を示すタイミングチャートである。図２６に示す第２変形例の絶縁スイッチ５００ａは、調整回路５０２ａが、図２３に示す絶縁スイッチ５００の調整回路５０２と異なるが、それ以外の点は、絶縁スイッチ５００と同様の構成を有する。そのため、図２６に示す絶縁スイッチ５００ａの構成要素のうち、図２３に示す絶縁スイッチ５００と実質上同じ部分には同じ符号を付すとともに同じ部分の詳細な説明は省略する。
　図２６に示すように、絶縁スイッチ５００ａの調整回路５０２ａは、調整回路５０２ａのダイオード５２３のアノードと、導通回路５０１のダイオード５１３のカソードとを繋ぐように配置されたコンデンサ５２６を有する。
　そして、絶縁スイッチ５００ａでは、パルス供給回路５０３が第２絶縁素子５２０に第２パルス信号Ｓｐ２１及び第２パルス信号Ｓｐ２２を供給するように構成される。第２パルス信号Ｓｐ２１は、第２二次側コイル５２２の第２端Ｐ２２から第１端Ｐ２１に向かう誘導電流Ｉｄ２１を発生させるパルス信号である。また、第２パルス信号Ｓｐ２２は、第２二次側コイル５２２に第１端Ｐ２１から第２端Ｐ２２に向かう誘導電流Ｉｄ２２を発生させる。
　絶縁スイッチ５００ａにおいて、パルス供給回路５０３が第２パルス信号Ｓｐ２２を第２一次側コイル５２１に供給する。このとき、第２二次側コイル５２２には、第１端Ｐ２１から第２端Ｐ２２に向かう誘導電流Ｉｄ２２を発生させるように磁力が作用する。誘導電流Ｉｄ２２が流れる方向は、ダイオード５２３の逆方向であるため、調整回路５０２ａには電流が流れず、ダイオード５２３のアノード側の電位が低くなる。その結果、コンデンサ５２６を介して導通回路５０１のダイオード５１３のカソード側の電位が下げられる。これにより、ダイオード５１３に順方向電圧が供給され、ダイオード５１３の順方向に電流が流れやすくなる。調整回路５０２ａに第２パルス信号Ｓｐ２２が供給されることで、調整回路５０２ａは導通回路５０１のダイオード５１３の順方向に電流を流しやすくするように構成される。
　また、第２パルス信号Ｓｐ２２が第２絶縁素子５２０に供給されるとき、第１絶縁素子５１０には第１パルス信号Ｓｐ１が供給される。つまり、導通回路５０１には、第１パルス信号Ｓｐ１による誘導電流Ｉｄ１が流れる。誘導電流Ｉｄ１は、ダイオード５１３の順方向に流れる電流であり、調整回路５０２ａの動作によって誘導電流Ｉｄ１がダイオード５１３の順方向に流れることを補助する。
　次に、絶縁スイッチ５００ａの動作について説明する。図２７に示すように、入力される制御信号ＤＩＮがＬｏレベルからＨｉレベルに切り替わると、パルス供給回路５０３は、第１パルス信号Ｓｐ１を第１一次側コイル５１１に供給する。また、パルス供給回路５０３は、第１パルス信号Ｓｐ１の供給と同時に、第２パルス信号Ｓｐ２２を第２一次側コイル５２１に供給する。
　これにより、導通回路５０１の第１二次側コイル５１２には、スイッチ部５０４のスイッチング素子５４１のゲートに供給する方向の誘導電流Ｉｄ１が発生する。また、調整回路５０２ａの第２二次側コイル５２２では、誘導電流Ｉｄ２２を発生させるように動作する。これにより、ダイオード５２３のアノード側の電位が低下する。その結果、導通回路５０１のダイオード５１３の順方向の電圧が大きくなり、ダイオード５１３に電流が流れるようになるまでの時間が短くなる。そして、ゲート－ソース間の電圧Ｖｇｓが上昇する速度が速くなり、制御信号ＤＩＮがＬｏレベルからＨｉレベルに切り替わってから、スイッチング素子５４１がターンＯＮするまでの期間を短くすることができる。
　なお、導通回路５０１において、ダイオード５１３に誘導電流Ｉｄ１が流れ続けると、ダイオード５１３の順方向電圧は高くなる。ダイオード５１３は、順方向電圧が一定以上になったとき、順方向に電流が流れやすくなる特性を有する。そこで、絶縁スイッチ５００ａでは、調整回路５０２ａが、少なくともダイオード５１３の順方向の電流が流れやすくなるまで導通回路５０１を補助する。このように、調整回路５０２ａで導通回路５０１の動作を補助するため、制御信号ＤＩＮがＬｏレベルからＨｉレベルに切り替わってからスイッチ部５０４が導通状態になるまでの時間を短くできる。すなわち、絶縁スイッチ５００ａの応答特性を高めることができる。なお、パルス供給回路５０３により第２パルス信号Ｓｐ２２が供給される期間は短いため、絶縁スイッチ５００ａの消費電力の増大を抑えることができる。
＜第３変形例＞
　図２８は、第３変形例の絶縁スイッチ５００ｂの概略回路図である。図２８に示す絶縁スイッチ５００ｂはスイッチ部５０４ｂが絶縁スイッチ５００のスイッチ部５０４と異なる。また、第１調整スイッチング素子５２４が第１調整スイッチング素子５２４ｂに置換されている。また、第１絶縁素子５１０の形状は同じであるが、第１絶縁素子５１０の第１二次側コイル５１２で発生する誘導電流Ｉｄ１の流れる方向が逆になるように構成されているとともに、ダイオード５１３及び抵抗５１４も誘導電流Ｉｄ１の向きに合わせて配置を変更している。また、第２絶縁素子５２０の形状は同じであるが、第２絶縁素子５２０の第２二次側コイル５２２で発生する誘導電流Ｉｄ２の流れる方向が逆になるように構成されているとともに、ダイオード５２３も誘導電流Ｉｄ２の向きに合わせて配置を変更している。絶縁スイッチ５００ｂのこれ以外の点については、絶縁スイッチ５００と同じである。そのため、絶縁スイッチ５００ｂの実質上、絶縁スイッチ５００と同じ構成については、同じ符号を付すとともに同じ部分の詳細な説明は省略する。
　図２８に示すように、絶縁スイッチ５００ｂでは、ｐチャンネル型ＭＯＳトランジスタで構成されるスイッチング素子５４１ｂを備えている。スイッチング素子５４１ｂは、ソースが第１端子Ｎ１に接続され、ドレインが第２端子Ｎ２に接続される。そして、導通回路５０１は、第１絶縁素子５１０の第１二次側コイル５１２で発生する誘導電流Ｉｄ１が、スイッチング素子５４１ｂのゲートから電流を引き抜くように構成されている。
　誘導電流Ｉｄ１によってゲートから電流を引き抜くとともにコンデンサ５１５が充電される。これにより、ソースに対するゲートの電圧Ｖｓｇが引き下げられる。そして、電圧Ｖｓｇの絶対値が閾値Ｖｔｈよりも大きくなると、スイッチング素子５４１ｂがターンＯＮする。これにより、第１端子Ｎ１と第２端子Ｎ２が導通状態になり、負荷ＺＬに動力電圧Ｖｐが供給され、負荷ＺＬが動作状態になる。なお、閾値Ｖｔｈは、ｐチャンネル型ＭＯＳトランジスタがターンＯＮする電圧値であり、ｎチャンネル型ＭＯＳトランジスタをターンＯＮする電圧値と異なる場合がある。
　また、図２８に示すように、絶縁スイッチ５００ｂでは、ｐチャンネル型ＭＯＳトランジスタで構成される第１調整スイッチング素子５２４ｂを備えている。第１調整スイッチング素子５２４ｂは、ソースが第１端子Ｎ１に接続され、ドレインがスイッチング素子５４１ｂのゲートに接続される。そして、第２絶縁素子５２０の第２二次側コイル５２２で発生する誘導電流Ｉｄ２によって、第１調整スイッチング素子５２４ｂがターンＯＮする。第１調整スイッチング素子５２４ｂがターンＯＮすることで、スイッチ部５０４ｂのスイッチング素子５４１ｂのゲートに電流が流れ込む。そして、第１調整スイッチング素子５２４ｂがターンＯＮする毎に、一定量の電流が流れて、ゲートのソースに対する電圧Ｖｓｇが引き上げられる。これにより、スイッチング素子５４１ｂがＯＦＦ状態に切り替わる。なお、第２二次側コイル５２２の第２端Ｐ２２は、第２端子Ｎ２ではなく第１端子Ｎ１に接続される。
　以上示したとおり、絶縁スイッチ５００ｂでは、スイッチ部５０４ｂにｐチャンネル型ＭＯＳトランジスタを有するスイッチング素子５４１ｂを用いる構成でも、ｎチャンネル型ＭＯＳトランジスタを有するスイッチング素子５４１を用いる場合と同様の動作が可能である。
＜第４変形例＞
　図２９は、第４変形例の絶縁スイッチ５００ｃの概略回路図である。第４変形例の絶縁スイッチ５００ｃは、スイッチ部５０４ｃの構成が、絶縁スイッチ５００のスイッチ部５０４と異なる。絶縁スイッチ５００ｃのその他の部分は、絶縁スイッチ５００と同じである。そのため、絶縁スイッチ５００ｃの絶縁スイッチ５００と実質上同じ部分には、同じ符号を付すとともに、同じ部分の詳細な説明は省略する。
　図２９に示すように、絶縁スイッチ５００ｃのスイッチ部５０４ｃは、第１スイッチング素子５４１１と第２スイッチング素子５４１２とを直列に接続した構成を有する。そして、第１スイッチング素子５４１１及び第２スイッチング素子５４１２は、ともにｎチャンネル型ＭＯＳトランジスタである。
　第１スイッチング素子５４１１のドレインは第１端子Ｎ１と接続される。第１スイッチング素子５４１１のソースと第２スイッチング素子５４１２のソースとが接続される。第２スイッチング素子５４１２のドレインは第２端子Ｎ２と接続される。また、第１スイッチング素子５４１１のゲートと第２スイッチング素子５４１２のゲートとが接続される。
　そして、導通回路５０１は、第１絶縁素子５１０の第１二次側コイル５１２の第１端Ｐ１１が第１スイッチング素子５４１１及び第２スイッチング素子５４１２のゲート同士が接続されている接続点に接続される。そして、第２端Ｐ１２が両スイッチング素子５４１及び５４２のソース同士が接続された接続点に接続される。
　このように構成されることで、第１一次側コイル５１１で発生する誘導電流Ｉｄ１が第１スイッチング素子５４１１のゲート及び第２スイッチング素子５４１２のゲートに流れ込む。これにより、第１スイッチング素子５４１１及び第２スイッチング素子５４１２のゲート－ソース間の電圧Ｖｇｓが高くなる。その結果、第１スイッチング素子５４１１及び第２スイッチング素子５４１２がターンＯＮし、第１端子Ｎ１と第２端子Ｎ２とが導通状態になる。
　調整回路５０２において誘導電流Ｉｄ２が、第１調整スイッチング素子５２４をターンＯＮさせる。第１調整スイッチング素子５２４がターンＯＮすることで、第１スイッチング素子５４１１及び第２スイッチング素子５４１２のゲートから電流が引き抜かれて、第１スイッチング素子５４１１及び第２スイッチング素子５４１２がＯＦＦに制御される。
　スイッチ部５０４ｃでは、第１二次側コイル５１２の第１端Ｐ１１が第１スイッチング素子５４１１及び第２スイッチング素子５４１２の両方のゲートに接続されている。また、第１二次側コイル５１２の第２端Ｐ１２が第１スイッチング素子５４１１及び第２スイッチング素子５４１２のソースに接続される構成である。そのため、絶縁スイッチ５００ｃでは、第１端子Ｎ１及び第２端子Ｎ２のどちらの電圧が高い場合でも、負荷ＺＬに動力電圧Ｖｐを供給可能である。このように構成することで、絶縁スイッチ５００ｃの汎用性を高めることができる。
　なお、本変形例では、スイッチ部５０４ｃのスイッチング素子として、ともにｎチャンネル型ＭＯＳトランジスタを用いているが、これに限定されず、ともにｐチャンネル型ＭＯＳトランジスタであってもよい。この場合、ダイオード５１３、５２３は逆向きに取り付けられる。
＜第５変形例＞
　図３０は、第５変形例の絶縁スイッチ５００ｄの概略回路図である。第５変形例の絶縁スイッチ５００ｄは、調整回路５０２ｄが、抵抗５２７、第１調整スイッチング素子５２４、第２調整スイッチング素子５２８を有する点で、調整回路５０２と異なる。これ以外の構成は、図２９に示す第４変形例の絶縁スイッチ５００ｃと同じ構成を有する。そのため、絶縁スイッチ５００ｄの絶縁スイッチ５００ｃと実質上同じ部分には、同じ符号を付すとともに、同じ部分の詳細な説明は省略する。また、図３０に示す絶縁スイッチ５００ｄの第１調整スイッチング素子５２４は、図２９に示す絶縁スイッチ５００ｃの第１調整スイッチング素子５２４と同じ構成を有する。そのため、第１調整スイッチング素子５２４の詳細な構成については省略する。第１調整スイッチング素子５２４は、第１二次側コイル５１２と並列に接続される。
　図３０に示すように、抵抗５２７は、ダイオード５２３と第１調整スイッチング素子５２４のゲートとの間に配置されている。抵抗５２７とコンデンサ５２５１とが、第２パルス信号Ｓｐ２による誘導電流Ｉｄ２１を平滑化して第１調整スイッチング素子５２４をＯＮにする電圧を発生させる平滑化回路を構成している。誘導電流Ｉｄ２１によって第１調整スイッチング素子５２４がターンＯＮされる。
　第２調整スイッチング素子５２８は、抵抗５２５と直列に接続されている。また、第２調整スイッチング素子５２８は、第２二次側コイル５２２と並列に接続される。第２調整スイッチング素子５２８は、ｎチャンネル型ＭＯＳトランジスタであり、ソースは、第２二次側コイル５２２の第２端Ｐ２２に接続されている。なお、第２二次側コイル５２２の第２端Ｐ２２は、誘導電流Ｉｄ２１が流れるとき、負極側になる端子である。また、第２調整スイッチング素子５２８のドレインは、抵抗５２５を介して、抵抗５２７と第１調整スイッチング素子５２４のゲートとの間に接続される。さらに、第２調整スイッチング素子５２８のゲートは、第１二次側コイル５１２の第１端Ｐ１１とダイオード５１３のアノードとの間に接続される。
　このように構成されていることで、第２調整スイッチング素子５２８は、第１一次側コイル５１１に第１パルス信号Ｓｐ１が供給されているときに、第１二次側コイル５１２で誘導される誘導電流Ｉｄ１によってターンＯＮされる。
　第５変形例の絶縁スイッチ５００ｄは、以上示した構成を有する。図３１は、第５変形例の絶縁スイッチ５００ｄの動作を示すフローチャートである。図３１に示すように、絶縁スイッチ５００ｄは、制御信号ＤＩＮがＬｏレベルからＨｉレベルに切り替わると、第１一次側コイル５１１に第１パルス信号Ｓｐ１が供給される。これにより、第１二次側コイル５１２に誘導電流Ｉｄ１が発生する。これにより、電圧Ｖｇｓが立ち上がる。
　図３１に示すように、第２調整スイッチング素子５２８は、第１二次側コイル５１２で誘導された誘導電流Ｉｄ１によって、ターンＯＮされる。第２調整スイッチング素子５２８がターンＯＮすることで、第１調整スイッチング素子５２４のゲートから電流を引き抜く。これにより、第１調整スイッチング素子５２４がＯＦＦ状態となる。図３１に示すように、制御信号ＤＩＮがＬｏレベルのとき、第１調整スイッチング素子５２４のゲート電圧がゆっくり下がっている場合でも、第２調整スイッチング素子５２８のターンＯＮにより、電流が引き抜かれるため、ＯＦＦに立ち下がる。
　つまり、絶縁スイッチ５００ｄでは、第１一次側コイル５１１に第１パルス信号Ｓｐ１が供給されているときに第１二次側コイル５１２によって誘導される誘導電流Ｉｄ１によって第２調整スイッチング素子５２８がターンＯＮされる。第２調整スイッチング素子５２８がターンＯＮされることで、第１調整スイッチング素子５２４のゲートから電流が引き抜かれて、第１調整スイッチング素子５２４がターンＯＦＦされる。これにより、電圧Ｖｇｓが立ち上がるときに、第１調整スイッチング素子５２４がターンＯＦＦされるため、電圧Ｖｇｓの上昇の速度が速くなる。
　その結果、第１スイッチング素子５４１１及び第２スイッチング素子５４１２がターンＯＮするまでの時間を短くすることができ、制御信号ＤＩＮがＬｏレベルからＨｉレベルに切り替わってから、短時間で絶縁スイッチ５００ｄが導通状態に切り替わる。これにより、負荷ＺＬに動力電圧Ｖｐが印加される。
　なお、第２パルス信号Ｓｐ２が第２一次側コイル５２１の供給されたときの動作は上述の絶縁スイッチ５００等と同じである。
＜第６変形例＞
　図３２は、第６変形例の絶縁スイッチ５００ｅの概略回路図である。第６変形例の絶縁スイッチ５００ｅは、導通回路５０１ｅ及び調整回路５０２ｅが、図２３に記載の絶縁スイッチ５００の導通回路５０１及び調整回路５０２と異なる。また、スイッチ部５０４ｃは、図２９に記載の絶縁スイッチ５００ｃのスイッチ部５０４ｃと同じ構成を有する。絶縁スイッチ５００ｅのこれら以外の部分は、絶縁スイッチ５００と同じ構成を有する。そのため、絶縁スイッチ５００ｅの絶縁スイッチ５００と実質上同じ部分には、同じ符号を付すとともに同じ部分の詳細な説明は省略する。
　図３２に示すように、絶縁スイッチ５００ｅの導通回路５０１ｅは、第１絶縁素子５１０１と第１絶縁素子５１０２とを有する。第１絶縁素子５１０１は、第１一次側コイル５１１１と、第１二次側コイル５１１２とを有する。また、第１絶縁素子５１０２は、第１一次側コイル５１２１と、第１二次側コイル５１２２とを有する。第１一次側コイル５１１１及び第１一次側コイル５１２１はパルス供給回路５０３に接続され、図２３の絶縁スイッチ５００の第１一次側コイル５１１と同じ構成である。
　導通回路５０１ｅでは、第１二次側コイル５１１２と第１二次側コイル５１２２とが、直列に接続されている。第１一次側コイル５１１１及び第１一次側コイル５１２１には、ともに、第１パルス信号Ｓｐ１が供給される。第１二次側コイル５１１２及び第１二次側コイル５１２２で発生する誘導電流Ｉｄ１は、同じ向きである。つまり、各第１二次側コイル５１１２、５１２２で発生した誘導電流Ｉｄ１は、第１スイッチング素子５４１１及び第２スイッチング素子５４１２のゲートに流れる。
　第１二次側コイル５１１２には、ダイオード５１３１、抵抗５１４１及びコンデンサ５１５１が接続される。第１二次側コイル５１１２と、ダイオード５１３１、抵抗５１４１及びコンデンサ５１５１は、図２６に示す絶縁スイッチ５００ａのダイオード５１３、抵抗５１４及びコンデンサ５１５と同様の構成を有する。そのため、これらの部材の詳細な説明は省略する。また、第１二次側コイル５１２２には、ダイオード５１３２、抵抗５１４２及びコンデンサ５１５２が接続される。第１二次側コイル５１２２と、ダイオード５１３２、抵抗５１４２及びコンデンサ５１５２は、図２６に示す絶縁スイッチ５００ａのダイオード５１３、抵抗５１４及びコンデンサ５１５と同様の構成を有する。
　コンデンサ５１５１は、ダイオード５１３１のカソードと第２二次側コイル５２２の第２端Ｐ２２との間接続されて、ダイオード５１３１から出力される電流を平滑化する平滑化コンデンサである。また、コンデンサ５１５２は、ダイオード５１３２のカソードと第２二次側コイル５２２の第２端Ｐ２２と接続されて、ダイオード５１３２から出力される電流を平滑化する平滑化コンデンサである。
　コンデンサ５１５１は、誘導電流Ｉｄ１が流れているときに第１二次側コイル５１１２の両端間電圧を保持する。また、コンデンサ５１５２は、誘導電流Ｉｄ１が流れているときに第１二次側コイル５１２２の両端間電圧を保持する。第１二次側コイル５１１２及び第１二次側コイル５１２２が、直列であることから、両方のコイルで発生する誘導電流Ｉｄ１はそれぞれスイッチ部５０４ｃのスイッチング素子５４１１、５４１２に流入する。そのため、コイル１個の場合に比べ、スイッチング素子５４１１、５４１２がターンＯＮするまでの期間が短くなる。
　そして、調整回路５０２ｅは、第２二次側コイル５２２の第１端Ｐ２１に接続されたコンデンサ５２６１、コンデンサ５２６２を有する。コンデンサ５２６１、５２６２は、図２６の絶縁スイッチ５００ａのコンデンサ５２６と同様、ダイオード５１３１及びダイオード５１３２の順方向電圧の上昇を補助する。このことからも、スイッチ部５０４ｃのスイッチング素子５４１１、５４１２がターンＯＮするまでの期間が短くなる。
　このように、導通回路５０１ｅに２つの第１絶縁素子５１０１、５１０２を備え、それぞれの第１二次側コイル５１１２、５１２２を直列に接続することで、絶縁スイッチ５００ｅの応答特性を高めることができる。なお、本変形例では、２個の第１絶縁素子５１０１及び５１０２を用いる構成を例に説明したが、２個に限定されず、３個以上であってもよい。
　図３２に示すように、第１二次側コイル５１１２の第２端及び第２二次側コイル５２２の第２端はともに第１スイッチング素子５４１１及び第２スイッチング素子５４１２のソース同士の接続点に接続される配線に接続されている。そこで、図３３に示すように、第１二次側コイル５１１２の第２端と第１スイッチング素子５４１１及び第２スイッチング素子５４１２のソース同士の接続点とを繋ぐ配線と、第２二次側コイル５２２ｅの第２端と同接続点とを接続する配線とを共通化してもよい。このようにすることで、配線を簡略化することができる。なお、図３３は、本変形例の絶縁スイッチ５００ｅの別の構成例の概略回路図である。
　図３３に示すように、配線を共通化する場合、第２二次側コイル５２２ｅの巻き線方向は、第１二次側コイル５１１２の巻き線方向と逆である。そして、パルス供給回路５０３は、調整回路５０２ｅが導通回路５０１ｅを補助するときには、誘導電流Ｉｄ２２が誘導電流Ｉｄ１と同じ方向になるように、第２パルス信号Ｓｐ２１を、第２一次側コイル５２１に供給する。また、誘導電流Ｉｄ２１が流れるように第２パルス信号Ｓｐ２２を第２一次側コイル５２１に供給する場合、第１一次側コイル５１１１、５１２１に接続される配線はハイインピーダンスに制御される。
　本変形例では、第１一次側コイル５１１１、５１２１がそれぞれ独立して設けられているが、共通であってもよい。
＜第７変形例＞
　図３４は、第７変形例の絶縁スイッチ５００ｆの概略回路図である。図３５は、第７変形例の絶縁スイッチ５００ｆの動作を示すタイミングチャートである。第７変形例の絶縁スイッチ５００ｆは、第１絶縁素子５１０ｆが第２絶縁素子５２０を兼ねる構成であり、導通回路５０１ｆ、調整回路５０７及びパルス供給回路５０３ｆを有する点で図２３に記載の絶縁スイッチ５００の導通回路５０１、調整回路５０２及びパルス供給回路５０３と異なる。絶縁スイッチ５００ｆのこれら以外の部分は、絶縁スイッチ５００と同じ構成を有する。そのため、絶縁スイッチ５００ｆの絶縁スイッチ５００と実質上同じ部分には、同じ符号を付すとともに同じ部分の詳細な説明は省略する。
　図３４に示すように、第１絶縁素子５１０ｆは、第１一次側コイル５１１ｆと、第１二次側コイル５１２ｆとを有する。図３５に示すように、パルス供給回路５０３ｆは、第１絶縁素子５１０ｆの第１一次側コイル５１１ｆにパルス信号Ｓｐ４だけを供給可能な構成となっている。つまり、パルス供給回路５０３ｆは、第１一次側コイル５１１ｆの第１端にだけ接続しており、第１端にパルス信号Ｓｐ４を供給可能な構成となっている。なお、第１絶縁素子５１０ｆは、第１一次側コイル５１１ｆにパルス信号Ｓｐ４を供給したときに、第１二次側コイル５１２ｆに第２端Ｐ３２から第１端Ｐ３１に向かう電流が流れるように構成されている。
　図３４に示すように、絶縁スイッチ５００ｆの調整回路５０７は、スイッチ部５０４のスイッチング素子５４１のゲートとソースとの間に抵抗５７１が配置された構成を有する。
　図３５に示すように、パルス供給回路５０３ｆは、制御信号ＤＩＮがＬｏレベルからＨｉレベルに切り替わったとき、パルス信号Ｓｐ４を出力する。パルス信号Ｓｐ４は、第１一次側コイル５１１ｆに供給されて第１二次側コイル５１２ｆで誘導電流Ｉｄ１が発生する。誘導電流Ｉｄ１の流れる方向は、ダイオード５１３の順方向と同じである。そのため、誘導電流Ｉｄ１は、スイッチ部５０４のスイッチング素子５４１のゲートに流れ、ゲート－ソース間の電圧Ｖｇｓが上昇する。ゲート－ソース間の電圧Ｖｇｓが閾値Ｖｔｈを超えると、スイッチング素子５４１がターンＯＮし、第１端子Ｎ１と第２端子Ｎ２とが導通状態になる。これにより、負荷ＺＬに動力電圧Ｖｐが供給される。
　また、制御信号ＤＩＮがＨｉレベルからＬｏレベルに切り替わったとき、パルス供給回路５０３ｆは、パルス信号Ｓｐ４の供給を停止する。これにより、スイッチング素子５４１へのゲートには誘導電流Ｉｄ１の供給がなくなる。一方で、スイッチング素子５４１のゲートは、調整回路５０７の抵抗５７１を介してグラウンド電位ＧＮＤに接続されている。そのため、スイッチング素子５４１のゲートから抵抗５７１を介してグラウンド電位に電流が引き抜かれる。これにより、スイッチング素子５４１のゲートの電圧は低下する。そして、スイッチング素子５４１のゲートの電圧が閾値Ｖｔｈ以下になるとスイッチング素子５４１がターンＯＦＦされ、第１端子Ｎ１と第２端子Ｎ２とは非導通状態になる。その結果、負荷ＺＬへの動力電圧Ｖｐの供給が停止し、負荷ＺＬが停止する。
　以上示したように、絶縁スイッチ５００ｆでは、調整回路５０７として抵抗５７１だけで構成されるため、回路構成が簡単になる。
＜用途＞
　先述した絶縁スイッチは、例えば、ＰＬＣ(Programable　Logic　Controller)等のスイッチの一つとして用いることが可能である。また、これら以外にも、一次側と二次側とを絶縁させる必要があるスイッチとして用いることができる。
＜絶縁スイッチ（追加実施形態）＞
　図３６は、絶縁スイッチの追加実施形態を示す図である。本実施形態の絶縁スイッチ６００は、第１チップ６１０と、第２チップ６２０と、第３チップ６３０と、スイッチ回路６４０と、を備える。第１チップ６１０、第２チップ６２０及び第３チップ６３０は、単一のパッケージに封止されてもよい。
　第１チップ６１０には、例えば、パルス生成回路６１１と、発振回路６１２と、ＵＶＬＯ［under　voltage　locked　out］回路６１３とが集積化される。
　パルス生成回路６１１は、外部入力される制御信号ＤＩＮの論理レベルに応じてパルス信号Ｉ１１及びＩ１２を生成する。例えば、パルス生成回路６１１は、制御信号ＤＩＮがハイレベルであるときにパルス信号Ｉ１１を生成する。また、パルス生成回路６１１は、制御信号ＤＩＮがローレベルであるときにパルス信号Ｉ１２を生成する。なお、パルス生成回路６１１は、先出のパルス生成回路５３１に相当する。パルス信号Ｉ１１及びＩ１２は、それぞれ、先出の第１パルス信号Ｓｐ１（Ｓｐ２１）及び第２パルス信号Ｓｐ２（Ｓｐ２２）に相当する。
　発振回路６１２は、パルス生成回路６１１にクロック信号を供給する。パルス信号Ｉ１１及びＩ１２は、それぞれ、発振回路６１２から出力されるクロック信号に同期してパルス駆動される。なお、発振回路６１２は、先出の発振回路５３２に相当する。
　ＵＶＬＯ回路６１３は、異常保護回路の一種である。具体的に述べると、ＵＶＬＯ回路６１３は、第１チップ６１０に供給される電源電圧ＶＣＣ１がＵＶＬＯ検出閾値を下回ると、第１チップ６１０の各部（パルス生成回路６１１及び発振回路６１２を含む）を非動作状態とする。一方、ＵＶＬＯ回路６１３は、電源電圧ＶＣＣ１がＵＶＬＯ解除閾値を上回ると、第１チップ６１０の各部を動作状態とする。
　第２チップ６２０には、例えば、トランジスタｎ１１～ｎ１５（例えばｎｐｎ型バイポーラトランジスタ）と、トランジスタＮ１１及びＮ１２（例えばＮチャネル型ＭＯＳ電界効果トランジスタ）と、コンデンサＣ１１～Ｃ１７と、抵抗Ｒ１１～Ｒ１８と、ツェナーダイオードＤ１１とが集積化される。
　トランジスタｎ１１のベース及びコレクタは、第３チップ６３０の第１出力端（＝後述する二次側コイル６３１ｓの第１端）に接続される。トランジスタｎ１１のエミッタとトランジスタｎ１２のベース及びコレクタは、いずれもコンデンサＣ１１の第１端に接続される。トランジスタｎ１２のエミッタとトランジスタｎ１３のベース及びコレクタは、いずれもコンデンサＣ１２の第１端に接続される。トランジスタｎ１３のエミッタと抵抗Ｒ１１の第１端は、いずれもコンデンサＣ１３の第１端に接続される。
　コンデンサＣ１２の第２端は、第３チップ６３０の第１出力端に接続される。コンデンサＣ１１及びＣ１３それぞれの第２端は、第３チップ６３０の第２出力端（＝後述する二次側コイル６３２ｓの第１端）に接続される。
　抵抗Ｒ１１の第２端と、抵抗Ｒ１２の第１端と、ツェナーダイオードＤ１１のカソードは、いずれも出力パルス信号ＧＯの印加端（＝スイッチ回路６４０の制御端）に接続される。ツェナーダイオードＤ１１の第２端は、基準電圧ＳＩの印加端に接続される。抵抗Ｒ１２の第２端は、トランジスタＮ１１のドレインに接続される。トランジスタＮ１１のソース及びバックゲートは、いずれも基準電圧ＳＩの印加端に接続される。
　トランジスタｎ１４のコレクタとコンデンサＣ１４の第１端は、いずれも第３チップ６３０の第２出力端に接続される。トランジスタｎ１４のベースは、コンデンサＣ１４の第２端と抵抗Ｒ１４の第１端に接続される。トランジスタｎ１４のエミッタと抵抗Ｒ１４の第２端は、いずれも抵抗Ｒ１６の第１端に接続される。抵抗Ｒ１６の第２端は、トランジスタＮ１１のゲートに接続される。
　トランジスタｎ１５のコレクタとコンデンサＣ１５の第１端は、いずれも第３チップ６３０の第１出力端に接続される。トランジスタｎ１５のベースは、コンデンサＣ１５の第２端と抵抗Ｒ１５の第１端に接続される。トランジスタｎ１５のエミッタと抵抗Ｒ１５の第２端は、いずれも抵抗Ｒ１７の第１端に接続される。
　抵抗Ｒ１３及びＲ１８それぞれの第１端と、コンデンサＣ１６及びＣ１７それぞれの第１端と、トランジスタＮ１２のソース及びバックゲートは、いずれも基準電圧ＳＩの印加端に接続される。抵抗Ｒ１３及びＲ１７並びにコンデンサＣ１６それぞれの第２端は、いずれもトランジスタＮ１２のゲートに接続される。抵抗Ｒ１８及びコンデンサＣ１７それぞれの第２端と、トランジスタＮ１２のドレインは、いずれもトランジスタＮ１１のゲートに接続される。
　第３チップ６３０は、第１チップ６１０と第２チップ６２０との間を電気的に絶縁しつつ、第１チップ６１０のパルス信号Ｉ１１及びＩ１２を、第２チップ６２０のパルス信号（誘導電流Ｉ２１及びＩ２２）として伝達するための絶縁回路に相当する。
　本図に即して述べると、第３チップ６３０には、絶縁素子６３１及び６３２が集積化される。絶縁素子６３１は、パルス信号Ｉ１１が印加される一次側コイル６３１ｐと、一次側コイル６３１ｐに電磁結合されて誘導電流Ｉ２１が誘起される二次側コイル６３１ｓとを含むトランスであってもよい。絶縁素子６３２は、パルス信号Ｉ１２が印加される一次側コイル６３２ｐと、一次側コイル６３２ｐに電磁結合されて誘導電流Ｉ２２が誘起される二次側コイル６３２ｓと、を含むトランスであってもよい。二次側コイル６３１ｓ及び６３２ｓそれぞれの第２端は、いずれも基準電圧ＳＩの印加端に接続される。
　上記構成要素のうち、トランジスタｎ１１～ｎ１３、コンデンサＣ１１～Ｃ１３、抵抗Ｒ１１、ツェナーダイオードＤ１１、絶縁素子６３１は、先出の導通回路５０１（特に導通回路５０１ｅ）を形成する構成要素として理解され得る。
　また、上記構成要素のうち、トランジスタｎ１４～ｎ１５、トランジスタＮ１１～Ｎ１２、コンデンサＣ１４～Ｃ１７、抵抗Ｒ１２～Ｒ１８、絶縁素子６３２は、先出の調整回路５０２（特に調整回路５０２ｄ、５０２ｅ）を形成する構成要素として理解され得る。
　スイッチ回路６４０は、スイッチ素子６４１及び６４２（例えばいずれもＮチャネル型ＭＯＳ電界効果トランジスタ）を含む。なお、スイッチ回路６４０は、先出のスイッチ部５０４（特にスイッチ部５０４ｃ）に相当する。
　スイッチ素子６４１及び６４２それぞれのソース及びバックゲートは、いずれも基準電圧ＳＩの印加端に接続される。スイッチ素子６４１及び６４２それぞれのゲートは、いずれも出力パルス信号ＧＯの印加端に接続される。
　第１の接続態様では、スイッチ素子６４１のドレインが負荷ＺＬ１を介して電源電圧ＶＣＣ２の印加端に接続され、スイッチ素子６４２のドレインが接地電圧ＧＮＤ２の印加端に接続され得る。この場合には、スイッチ回路６４０が下側スイッチとして機能する。
　第２の接続態様では、スイッチ素子６４１のドレインが負荷ＺＬ２を介して接地電圧ＧＮＤ２の印加端に接続され、スイッチ素子６４２のドレインが電源電圧ＶＣＣ２の印加端に接続され得る。この場合には、スイッチ回路６４０が上側スイッチとして機能する。
　なお、スイッチ素子６４１及び６４２は、それぞれ、先出の第１スイッチング素子５４１１及び第２スイッチング素子５４１２に相当する。
　まず、絶縁スイッチ６００の基本動作が説明される。制御信号ＤＩＮのハイレベル期間には、パルス信号Ｉ１１が生成されて一次側コイル６３１ｐが駆動される。このとき、二次側コイル６３１ｓには、ダイオード接続されたトランジスタｎ１１～ｎ１３それぞれの順方向に流れる誘導電流Ｉ２１が生成される。
　また、制御信号ＤＩＮのハイレベル期間には、第１方向のパルス信号Ｉ１２が生成されて一次側コイル６３２ｐが駆動される。このとき、二次側コイル６３２ｓには、誘導電流Ｉ２１と同じ向きに流れる誘導電流Ｉ２２が生成される。
　上記の誘導電流Ｉ２１がトランジスタｎ１１～ｎ１３及びコンデンサＣ１１～Ｃ１３を介して整流及び平滑されることにより、出力パルス信号ＧＯがハイレベルに立ち上げられる。その結果、スイッチ素子６４１及び６４２がオン状態となるので、負荷ＺＬ１（又は負荷ＺＬ２）に駆動電流が供給され得る状態となる。
　なお、誘導電流Ｉ２１が流れているときには、トランジスタｎ１５を介してトランジスタＮ１２のゲート・ソース間電圧が持ち上げられるので、トランジスタＮ１２がオン状態となる。従って、トランジスタＮ１１のゲート・ソース間電圧が引き下げられるので、トランジスタＮ１１がオフ状態となる。そのため、出力パルス信号ＧＯがローレベルに立ち下げられることはない。
　一方、制御信号ＤＩＮのローレベル期間には、第２方向（＝第１方向とは逆向き）のパルス信号Ｉ１２が生成されて一次側コイル６３２ｐが駆動される。このとき、二次側コイル６３２ｓには、先とは逆向き、すなわち、ダイオード接続されたトランジスタｎ１４の順方向に流れる誘導電流Ｉ２２が生成される。
　上記の向きに誘導電流Ｉ２２が流れているときには、トランジスタｎ１４を介してトランジスタＮ１１のゲート・ソース間電圧が持ち上げられるので、トランジスタＮ１１がオン状態となる。従って、出力パルス信号ＧＯがローレベルに立ち下げられることはない。その結果、スイッチ素子６４１及び６４２がオフ状態となるので、負荷ＺＬ１（又は負荷ＺＬ２）に駆動電流が供給されない状態となる。
　このように、絶縁スイッチ６００は、先出の絶縁スイッチ５００ｄ及び５００ｅ（図３０、図３２及び図３３）を基本として構成されている。ただし、絶縁スイッチ６００は、以下で説明される要部の動作に矛盾が生じない範囲であれば、その他の絶縁スイッチ５００（図２３）、５００ａ（図２６）、５００ｂ（図２８）、５００ｃ（図２９）、及び、５００ｆ（図３４）を基本として構成されてもよい。
　以下では、追加実施形態に係る絶縁スイッチ６００に含まれる種々の要部について、個別具体的に説明される。
　図３７は、追加実施形態に係る絶縁スイッチ６００の第１要部を示す図である。先述のように、絶縁スイッチ６００は、先出の導通回路５０１（特に導通回路５０１ｅ）を形成する構成要素として、トランジスタｎ１１～ｎ１３（例えばｎｐｎ型バイポーラトランジスタ）、コンデンサＣ１１～Ｃ１３、抵抗Ｒ１１、ツェナーダイオードＤ１１、及び、絶縁素子６３１を含む。
　特に、上記構成要素のうち、トランジスタｎ１１～ｎ１３及びコンデンサＣ１１～Ｃ１３は、二次側コイル６３１ｓとスイッチ回路６４０の制御端（＝出力パルス信号ＧＯの印加端）との間に直列接続された段数ｘ（ただしｘは２以上の整数）の昇圧回路ＣＰ１１～ＣＰ１ｘを形成する。
　なお、本図右側では、説明の便宜上、２段の昇圧回路ＣＰ１１及びＣＰ１２のみが例示されている。ただし、昇圧回路ＣＰ１１～ＣＰ１ｘの段数ｘは、何らこの例に限定されるものではない。例えば、先出の図３６で示されているように、絶縁スイッチ６００には、３段（又はこれ以上）の昇圧回路ＣＰ１１～ＣＰ１ｘが設けられてもよい。
　また、本図では、昇圧回路ＣＰ１１及びＣＰ１２それぞれを形成する整流素子として、ダイオード接続されたトランジスタｎ１１及びｎ１２が例示されている。ただし、先出の図３０、図３２及び図３３などで示されているように、上記の整流素子としてダイオード（ショットキーダイオードを含む）が用いられてもよい。すなわち、ダイオード接続されたトランジスタｎ１１及びｎ１２では、それぞれのコレクタがダイオードのアノードに相当し、それぞれのエミッタがダイオードのカソードに相当する。このように、ダイオードという概念には、ダイオード接続されたトランジスタも包含されると理解され得る。
　なお、昇圧回路ＣＰ１１及びＣＰ１２は、それぞれ単体では整流平滑回路として動作する（例えば本図左側を参照）。ただし、昇圧回路ＣＰ１１及びＣＰ１２は、出力パルス信号ＧＯのハイレベルが引き上げられるように、それぞれの回路構成（特にコンデンサＣ１１及びＣ１２の接続先）に工夫が凝らされている。
　本図右側に即して述べると、昇圧回路ＣＰ１１及びＣＰ１２のうち、１段目（奇数段）の昇圧回路ＣＰ１１は、トランジスタｎ１１とコンデンサＣ１１を含む。また、昇圧回路ＣＰ１１及びＣＰ１２のうち、２段目（偶数段）の昇圧回路ＣＰ１２は、トランジスタｎ１２とコンデンサＣ１２を含む。
　トランジスタｎ１１は、二次側コイル６３１ｓに生じる誘導電流Ｉ２１が流れる方向を順方向とするように、二次側コイル６３１ｓの第１端（＝ノード電圧Ｖａの印加端）とスイッチ回路６４０の制御端子（＝出力パルス信号ＧＯの印加端）との間にダイオード接続される。具体的に述べると、トランジスタｎ１１のコレクタ及びベースは、二次側コイル６３１ｓの第１端（＝ノード電圧Ｖａの印加端）に接続される。トランジスタｎ１１のエミッタは、ノード電圧Ｖ１の印加端に接続される。
　トランジスタｎ１２は、二次側コイル６３１ｓに生じる誘導電流Ｉ２１が流れる方向を順方向とするように、二次側コイル６３１ｓの第１端（＝ノード電圧Ｖａの印加端）とスイッチ回路６４０の制御端子（＝出力パルス信号ＧＯの印加端）との間にダイオード接続される。具体的に述べると、トランジスタｎ１２のコレクタ及びベースは、トランジスタｎ１１のエミッタ（＝ノード電圧Ｖ１の印加端）の印加端に接続される。トランジスタｎ１２のエミッタは、ノード電圧Ｖ２の印加端に接続される。
　コンデンサＣ１１は、トランジスタｎ１１のエミッタ（＝ノード電圧Ｖ１の印加端）と二次側コイル６３２ｓの第１端（＝ノード電圧Ｖｂの印加端）との間に接続される。コンデンサＣ１２は、トランジスタｎ１２のエミッタ（＝ノード電圧Ｖ２の印加端）と二次側コイル６３１ｓの第１端（＝ノード電圧Ｖａの印加端）との間に接続される。
　このような回路構成が採用される場合、１段目の昇圧回路ＣＰ１１では、ノード電圧Ｖ１とノード電圧Ｖｂとの電圧差分を利用して信号レベルが持ち上げられる。また、２段目の昇圧回路ＣＰ１２では、ノード電圧Ｖ２とノード電圧Ｖａとの電圧差分（＝揺れ戻しの電圧差分）を利用して信号レベルが持ち上げられる。その結果、ノード電圧Ｖ１よりもノード電圧Ｖ２の方が高電圧となるので、効率的な昇圧が実現され得る。
　図３８は、第１要部の動作例を示す図である。本図では、上から順に、パルス信号Ｉ１１及びＩ１２、ノード電圧Ｖａ及びＶｂ（実線及び破線）、並びに、ノード電圧Ｖ１及びＶ２（実線及び破線）が描写されている。
　本図で示されるように、ノード電圧Ｖ１及びＶ２は、パルス信号Ｉ１１及びＩ１２がパルス駆動される毎に上昇していく。
　そして、ノード電圧Ｖ１は、ｍａｘ（Ｖａ－Ｖｂ）－Ｖｆ（ｎ１１）に徐々に近付く。なお、ｍａｘ（Ｖａ－Ｖｂ）は、ノード電圧Ｖａからノード電圧Ｖｂを差し引いた差分電圧の最大値である。また、Ｖｆ（ｎ１１）は、ダイオード接続されたトランジスタｎ１１の順方向降下電圧である。
　また、ノード電圧Ｖ２は、Ｖ１＋ｍａｘ（Ｖｂ－Ｖａ）－Ｖｆ（ｎ１２）に徐々に近付く。なお、ｍａｘ（Ｖｂ－Ｖａ）は、ノード電圧Ｖｂからノード電圧Ｖａを差し引いた差分電圧の最大値である。また、Ｖｆ（ｎ１２）は、ダイオード接続されたトランジスタｎ１２の順方向降下電圧である。
　なお、昇圧回路ＣＰ１１～ＣＰ１ｘの段数ｘを増やすほど、ノード電圧Ｖｘ（延いては出力パルス信号ＧＯのハイレベル）が引き上げられることは言うまでもない。
　図３９は、追加実施形態に係る絶縁スイッチ６００の第２要部を示す図である。先述のように、絶縁スイッチ６００は、先出の調整回路５０２（特に調整回路５０２ｄ、５０２ｅ）を形成する構成要素として、トランジスタｎ１４～ｎ１５、トランジスタＮ１１～Ｎ１２、コンデンサＣ１４～Ｃ１７、抵抗Ｒ１２～Ｒ１８及び絶縁素子６３２を含む。
　特に、本図の左右で対比されるように、トランジスタｎ１４は、コレクタとベースとの間が単純にショートされたダイオード接続型ではなく、トランジスタＮ１１のゲート電圧を引き上げるための工夫が凝らされている。
　本図右側に即して述べると、トランジスタｎ１４のコレクタとベースとの間には、コンデンサＣ１４が接続されている。また、トランジスタｎ１４のエミッタとベースとの間には、抵抗Ｒ１４が接続されている。
　このような構成であれば、コンデンサＣ１４で持ち上げた電圧を保持し、２発目以降は一つ前の信号レベルの差分で持ち上げる。その結果、トランジスタｎ１４のエミッタ電圧（延いてはトランジスタＮ１１のゲート電圧）が引き上げられる。
　また、トランジスタｎ１５についても、上記と同様の回路構成が採用されるとよい。先出の図３６に即して述べると、トランジスタｎ１５のコレクタとベースとの間には、コンデンサＣ１５が接続されるとよい。また、トランジスタｎ１５のエミッタとベースとの間には、抵抗Ｒ１５が接続されるとよい。このような構成であれば、トランジスタｎ１５のエミッタ電圧（延いてはトランジスタＮ１２のゲート電圧）が引き上げられる。
　図４０は、追加実施形態に係る絶縁スイッチ６００の第３要部を示す図である。先述のように、第３チップ６３０には、絶縁素子６３１及び６３２が集積化される。絶縁素子６３１は、パルス信号Ｉ１１が印加される一次側コイル６３１ｐと、一次側コイル６３１ｐに電磁結合されて誘導電流Ｉ２１が誘起される二次側コイル６３１ｓと、を含むトランスであってもよい。絶縁素子６３２は、パルス信号Ｉ１２が印加される一次側コイル６３２ｐと、一次側コイル６３２ｐに電磁結合されて誘導電流Ｉ２２が誘起される二次側コイル６３２ｓと、を含むトランスであってもよい。
　なお、一次側コイル６３１ｐ及び６３２ｐは、直列に接続される。一次側コイル６３１ｐ及び６３２ｐそれぞれの第２端（＝両コイル間の接続タップ）は、接地電圧ＧＮＤ１の印加端に接続される。また、二次側コイル６３１ｓ及び６３２ｓは、直列に接続される。二次側コイル６３１ｓ及び６３２ｓそれぞれの第２端（＝両コイル間の接続タップ）は、基準電圧ＳＩの印加端に接続される。
　特に、一次側コイル６３１ｐ及び６３２ｐは、それぞれの巻き線方向が逆である。従って、絶縁素子６３１では、例えば、一次側コイル６３１ｐの第１端から第２端に向かうパルス信号Ｉ１１（本図では上から下向き）が流れると、二次側コイル６３１ｓの第２端から第１端に向かう誘導電流Ｉ２１（本図では下から上向き）が流れる。これに対して、絶縁素子６３２では、例えば、一次側コイル６３２ｐの第１端から第２端に向かうパルス信号Ｉ１２（本図では下から上向き）が流れると、二次側コイル６３２ｓの第１端から第２端に向かう誘導電流Ｉ２２（本図では下から上向き）が流れる。
　図４１は、第３要部における第３チップ６３０を示す図である。なお、第３チップ６３０の基本構造は、先出のトランスチップ２３０（図２）と同様である。すなわち、一次側コイル６３１ｐ及び６３２ｐは、いずれも、第３チップ６３０の第１配線層（本図では下層）に形成される。二次側コイル６３１ｓ及び６３２ｓは、いずれも、第３チップ６３０の第２配線層（本図では上層）に形成される。二次側コイル６３１ｓは、一次側コイル６３１ｐの直上に配置され、一次側コイル６３１ｐに対向する。また、二次側コイル６３２ｓは、一次側コイル６３２ｐの直上に配置され、一次側コイル６３２ｐに対向する。
　また、先にも述べられている通り、一次側コイル６３１ｐ及び６３２ｐは、それぞれの巻き線方向が逆である。従って、一次側コイル６３１ｐの第１端から第２端（ＧＮＤ１）に向かうパルス信号Ｉ１１が流されると、一次側コイル６３１ｐには、例えば鉛直上向きの磁界Ｂ１が発生する。一方、一次側コイル６３２ｐの第１端から第２端（ＧＮＤ１）に向かうパルス信号Ｉ１２が流されると、一次側コイル６３２ｐには、例えば鉛直下向きの磁界Ｂ２が発生する。すなわち、磁界Ｂ１及びＢ２は、互いに打ち消し合う。従って、第３チップ６３０から放射される電磁ノイズが低減され得る。
　図４２は、上記した第３要部の変形例を示す図である。本図で示されるように、本変形例の絶縁スイッチ６００は、先出の絶縁素子６３１及び６３２に加えて、絶縁素子６３３及び６３４を備える。
　絶縁素子６３３は、絶縁素子６３１の二次側コイル６３１ｓに直列に接続された一次側コイル６３３ｐと、一次側コイル６３３ｐと電磁結合される二次側コイル６３３ｓと、を含むトランスであってもよい。
　絶縁素子６３４は、絶縁素子６３２の二次側コイル６３２ｓに直列に接続された一次側コイル６３４ｐと、一次側コイル６３４ｐと電磁結合される二次側コイル６３４ｓと、を含むトランスであってもよい。
　一次側コイル６３３ｐ及び６３４ｐは、直列に接続される。本図に即して述べると、一次側コイル６３３ｐの第１端は、二次側コイル６３１ｓの第１端に接続される。一次側コイル６３４ｐの第１端は、二次側コイル６３２ｓの第１端に接続される。一次側コイル６３３ｐ及び６３４ｐそれぞれの第２端は、二次側コイル６３１ｓ及び６３２ｓそれぞれの第２端に接続される。
　また、二次側コイル６３３ｓ及び６３４ｓは、直列に接続される。二次側コイル６３３ｓ及び６３４ｓそれぞれの第２端（＝両コイル間の接続タップ）は、基準電圧ＳＩの印加端に接続される。
　絶縁素子６３１では、例えば、一次側コイル６３１ｐの第１端から第２端に向かうパルス信号Ｉ１１（本図では上から下向き）が流れると、二次側コイル６３１ｓの第２端から第１端に向かう誘導電流Ｉ２１（本図では下から上向き）が流れる。このとき、絶縁素子６３３では、一次側コイル６３３ｐの第１端から第２端に向かう誘導電流Ｉ２１（本図では上から下向き）が流れる。従って、二次側コイル６３３ｓの第２端から第１端に向かう誘導電流Ｉ３１（本図では下から上向き）が流れる。
　これに対して、例えば、絶縁素子６３２では、一次側コイル６３２ｐの第１端から第２端に向かうパルス信号Ｉ１２（本図では下から上向き）が流れると、二次側コイル６３２ｓの第１端から第２端に向かう誘導電流Ｉ２２（本図では下から上向き）が流れる。このとき、絶縁素子６３４では、一次側コイル６３４ｐの第２端から第１端に向かう誘導電流Ｉ２２（本図では上から下向き）が流れる。従って、二次側コイル６３４ｓの第１端から第２端に向かう誘導電流Ｉ３２（本図では下から上向き）が流れる。
　なお、本変形例の絶縁スイッチ６００では、上記の誘導電流Ｉ３１及びＩ３２でスイッチ回路６４０が制御される。
　図４３は、第３要部の変形例における第３チップ６３０を示す図である。本図で示されるように、先出の第３チップ６３０としては、絶縁素子６３１及び６３２が集積化される第３チップ６３０ａと、絶縁素子６３３及び６３４が集積化される第３チップ６３０ｂが用いられてもよい。
　なお、第３チップ６３０ａと第３チップ６３０ｂとの間は、ワイヤボンディングされるとよい。具体的に述べると、二次側コイル６３１ｓの第１端と一次側コイル６３３ｐの第１端との間、二次側コイル６３２ｓの第１端と一次側コイル６３４ｐの第１端との間、並びに、二次側コイル６３１ｓ及び６３２ｓそれぞれの第２端と一次側コイル６３３ｐ及び６３４ｐそれぞれの第２端との間は、それぞれ、ワイヤボンディングされるとよい。
　このように、複数段の絶縁素子（本図では、絶縁素子６３１及び６３３、並びに、絶縁素子６３２及び６３４）が重ねて設けられた構成であれば、第１チップ６１０と第２チップ６２０との間における絶縁耐圧が向上され得る。
　図４４は、第２チップ６２０の変形例を示す図である。本変形例の第２チップ６２０では、先出の図３６を基本としつつ、トランジスタｎ１３と、コンデンサＣ１３、Ｃ１４及びＣ１６と、抵抗Ｒ１２～Ｒ１４と、が省略される。コンデンサＣ１４の省略に伴い、トランジスタｎ１４のベースとコレクタとの間が直接的にショートされる。
　一方、本変形例の第２チップ６２０では、トランジスタｎ１６（例えばｎｐｎ型バイポーラトランジスタ）と、トランジスタＮ１３及びＮ１４（例えばＮチャネル型ＭＯＳ電界効果トランジスタ）と、コンデンサＣ１８と、抵抗Ｒ１９及びＲ１Ａと、が追加される。
　以下、既出の構成要素については、図３６と同一の符号が付されて重複した説明が省略され得る。
　トランジスタｎ１６のコレクタとコンデンサＣ１８の第１端は、いずれも誘導電流Ｉ２２の印加端（＝第３チップ６３０の第２出力端）に接続される。トランジスタｎ１６のベースは、コンデンサＣ１８の第２端と抵抗Ｒ１９の第１端に接続される。トランジスタｎ１６のエミッタと抵抗Ｒ１９の第２端は、いずれも抵抗Ｒ１Ａの第１端に接続される。抵抗Ｒ１Ａの第２端は、トランジスタＮ１３のドレインに接続される。
　トランジスタＮ１３及びＮ１４それぞれのゲートは、いずれもトランジスタＮ１３のドレインに接続される。トランジスタＮ１４のドレインは、トランジスタＮ１２のゲートに接続される。トランジスタＮ１３及びＮ１４それぞれのソースは、いずれも基準電圧ＳＩの印加端に接続される。トランジスタＮ１３及びＮ１４は、トランジスタＮ１３のドレイン電流をトランジスタＮ１４のドレイン電流として複製するカレントミラーを形成する。
　図４５は、上記変形例における第２チップ６２０の動作例を示す図である。本図では、上から順番に、制御信号ＤＩＮ、パルス信号Ｉ１１及びＩ１２、トランジスタＮ１１のゲート・ソース間電圧Ｖｇｓ、並びに、スイッチ素子６４１及び６４２のオン／オフ状態が描写されている。
　本図で示されるように、入力される制御信号ＤＩＮがＬｏレベルからＨｉレベルに切り替わると、パルス信号Ｉ１１及びＩ１２それぞれのパルス駆動が開始される。従って、第２チップ６２０には、誘導電流Ｉ２１及びＩ２２が発生する。これにより、スイッチ素子６４１及び６４２がそれぞれオン状態となる。
　また、制御信号ＤＩＮがＨｉレベルからＬｏレベルに切り替わると、パルス信号Ｉ１１のパルス駆動が停止される一方、パルス信号Ｉ１２のパルス駆動が継続される。従って、誘導電流Ｉ２１が流れなくなる一方、誘導電流Ｉ２２が流れ続ける。これにより、スイッチ素子６４１及び６４２がそれぞれオフ状態となる。
＜信号伝達装置（追加実施形態）＞
　図４６は、信号伝達装置の追加実施形態を示す図である。本実施形態の信号伝達装置７００は、一次回路系７００ｐ（ＶＲＥＧ－ＧＮＤ１系）と二次回路系７００ｓ（ＶＣＣ２－ＧＮＤ２系）との間を電気的に絶縁しつつ、一次回路系７００ｐのアナログ入力パルス信号ＡＩＮを二次回路系７００ｓのデジタル出力パルス信号ＤＯＵＴとして伝達する。
　信号伝達装置７００は、先出の信号伝達装置２００（図１）及び４００（図１０など）と同じく、第１チップ７１０と、第２チップ７２０と、第３チップ７３０と、を備えてもよい。第１チップ７１０、第２チップ７２０、及び、第３チップ７３０は、単一のパッケージに封止されてもよい。
　第１チップ７１０には、一次回路系７００ｐに設けられるスイッチ回路７１１、基準電圧生成回路７１２及び整流回路７１３が集積化される。
　第２チップ４２０には、二次回路系７００ｓに設けられる駆動回路７２１、受信回路７２２、バッファ７２３、多数決回路７２４、発振回路７２５及び電源駆動回路７２６が集積化される。これらの回路ブロックは、いずれも二次回路系７００ｓの外部電源から電源電圧ＶＣＣ２（例えば４．５～５．５Ｖ）の供給を受けて動作する。なお、二次回路系７００ｓの外部電源は、例えば１５ｍＡの電流供給能力を持ち得る。
　第３チップ７３０には、一次回路系７００ｐと二次回路系７００ｓとの間を電気的に絶縁しつつ相互間の信号伝達経路となる複数の絶縁素子（７３１、７３２Ｐ、７３２Ｎ、７４１及び７４２）が集積化される。
　スイッチ回路７１１は、アナログ入力パルス信号ＡＩＮに応じて絶縁素子７３１と正相絶縁素子７３２Ｐ及び逆相絶縁素子７３２Ｎとの接続状態を切り替える。本図に即して述べると、スイッチ回路７１１は、先出の第４実施形態（図１６）と同じく、スイッチ素子ＳＷ５及びＳＷ６と、コンパレータＣＭＰと、インバータＩＮＶと、を含む。
　コンパレータＣＭＰは、非反転入力端（＋）に入力されるアナログ入力パルス信号ＡＩＮと反転入力端（－）に入力される基準電圧ＶＲＥＦとを比較して入力パルス信号ＩＮを出力する。入力パルス信号ＩＮは、ＡＩＮ＞ＶＲＥＦであるときにハイレベルとなる。一方、入力パルス信号ＩＮは、ＡＩＮ＜ＶＲＥＦであるときにローレベルとなる。コンパレータの消費電流は、例えば１５μＡであってもよい。
　インバータＩＮＶは、入力パルス信号ＩＮの論理レベルを反転させることにより反転入力パルス信号ＩＮＢを生成する。反転入力パルス信号ＩＮＢは、入力パルス信号ＩＮがハイレベルであるときにローレベルとなる。また、反転入力パルス信号ＩＮＢは、入力パルス信号ＩＮがローレベルであるときにハイレベルとなる。
　入力パルス信号ＩＮがハイレベルであり、反転入力パルス信号ＩＮＢがローレベルであるときには、スイッチ素子ＳＷ５がオン状態となり、スイッチ素子ＳＷ６がオフ状態となる。従って、絶縁素子７３１と正相絶縁素子７３２Ｐとの間が導通され、絶縁素子７３１と逆相絶縁素子７３２Ｎとの間が遮断される。その結果、正相絶縁素子７３２Ｐには、正相の第２信号ＲｉＰが発生する。一方、逆相絶縁素子７３２Ｎには、逆相の第２信号ＲｉＮが発生しない。
　入力パルス信号ＩＮがローレベルであり、反転入力パルス信号ＩＮＢがハイレベルであるときには、上記と反対に、スイッチ素子ＳＷ５がオフ状態となり、スイッチ素子ＳＷ６がオン状態となる。従って、絶縁素子７３１と正相絶縁素子７３２Ｐとの間が遮断され、絶縁素子７３１と逆相絶縁素子７３２Ｎとの間が導通される。その結果、逆相絶縁素子７３２Ｎには、逆相の第２信号ＲｉＮが発生する。一方、正相絶縁素子７３２Ｐには、正相の第２信号ＲｉＰが発生しない。
　基準電圧生成回路７１２は、所定の基準電圧ＶＲＥＦ（例えば１Ｖ）を生成する。基準電圧生成回路７１２の消費電流は、例えば５μＡであってもよい。基準電圧ＶＲＥＦの出力精度は、例えば±２％であってもよい。基準電圧生成回路７１２は、基準電圧ＶＲＥＦの出力精度を高めるためのトリミング機能を備えてもよい。
　整流回路７１３は、絶縁素子７４３に誘起されるノード電圧Ｖａ及びＶｂを整流及び平滑することにより、一次回路系７００ｐの内部電源電圧ＶＲＥＧ（例えば２．４～３Ｖ）を生成する。スイッチ回路７１１及び基準電圧生成回路７１２は、いずれも整流回路７１３から内部電源電圧ＶＲＥＧの供給を受けて動作する。
　駆動回路７２１は、絶縁素子７３１に印加される第１信号Ｐｏを周期的又は連続的にパルス駆動する。駆動回路７２１の消費電流は、例えば２ｍＡであってもよい。第１信号Ｐｏの駆動周波数は、例えば１０ＭＨｚであってもよい。
　受信回路７２２は、正相の第２信号ＲｉＰと逆相の第２信号ＲｉＮとの差分を検出することにより入力パルス信号ＩＮの論理レベルを識別する。受信回路７２２の消費電流は、例えば５ｍＡであってもよい。
　多数決回路７２４は、受信回路７２２の識別結果に多数決判定処理を施すことにより、アナログ入力パルス信号ＡＩＮに応じたデジタル出力パルス信号ＤＯＵＴを生成する。先出の信号伝達装置４００（図１０など）と同じく、多数決回路７２４は省略され得る。
　バッファ７２３は、デジタル出力パルス信号ＤＯＵＴの波形を整えて信号伝達装置７００の外部に出力する。
　発振回路７２５は、電源駆動回路７２６の駆動クロック信号ＣＬＫを生成する。発振回路７２５の消費電流は、例えば２ｍＡであってもよい。駆動クロック信号ＣＬＫの発振周波数は、例えば４０ＭＨｚであってもよい。
　電源駆動回路７２６は、駆動クロック信号ＣＬＫに同期してパルス信号Ｉ１１及びＩ１２を生成する。
　絶縁素子４３１は、二次回路系７００ｓから一次回路系７００ｐに単相の第１信号Ｐｏを伝達する。絶縁素子７３１は、打診用の絶縁素子として機能する。
　正相絶縁素子７３２Ｐ及び逆相絶縁素子７３２Ｎは、それぞれ、一次回路系７００ｐから二次回路系７００ｓに差動の第２信号ＲｉＰ及びＲｉＮを伝達する。正相絶縁素子７３２Ｐ及び逆相絶縁素子７３２Ｎは、それぞれ、応答用の絶縁素子として機能する。
　絶縁素子７４１及び７４２は、それぞれ、第２チップ７２０のパルス信号Ｉ１１及びＩ１２を、第１チップ７１０のパルス信号（誘導電流Ｉ２１及びＩ２２）として伝達するための絶縁回路に相当する。
　上記構成要素のうち、電源駆動回路７２６、整流回路７１３、並びに、絶縁素子７４１及び７４２は、絶縁電源回路ＰＷを形成する構成要素として理解され得る。つまり、信号伝達装置７００では、先出の信号伝達装置４００に絶縁電源回路ＰＷが追加されている。
＜絶縁電源回路＞
　図４７は、絶縁電源回路ＰＷの一構成例を示す図である。本構成例の絶縁電源回路ＰＷにおいて、絶縁素子７４１は、パルス信号Ｉ１１が印加される二次側コイル７４１ｓと、二次側コイル７４１ｓに電磁結合されて誘導電流Ｉ２１が誘起される一次側コイル７４１ｐとを含むトランスであってもよい。絶縁素子７４２は、パルス信号Ｉ１２が印加される二次側コイル７４２ｓと、二次側コイル７４２ｓに電磁結合されて誘導電流Ｉ２２が誘起される一次側コイル７４２ｐとを含むトランスであってもよい。一次側コイル７４１ｐ及び７４２ｐそれぞれの第２端は、いずれも接地電圧ＧＮＤ１の印加端に接続される。
　なお、二次側コイル７４１ｓ及び７４２ｓは、直列に接続される。また、一次側コイル７４１ｐ及び７４２ｐは、直列に接続される。一次側コイル７４１ｐ及び７４２ｐそれぞれの第２端（＝両コイル間の接続タップ）は、接地電圧ＧＮＤ１の印加端に接続される。
　特に、二次側コイル７４１ｓ及び７４２ｓは、それぞれの巻き線方向が逆である。従って、絶縁素子７４１では、例えば、二次側コイル７４１ｓの第１端から第２端に向かうパルス信号Ｉ１１（本図では上から下向き）が流れると、一次側コイル７４１ｐの第２端から第１端に向かう誘導電流Ｉ２１（本図では下から上向き）が流れる。これに対して、絶縁素子７４２では、例えば、二次側コイル７４２ｓの第１端から第２端に向かうパルス信号Ｉ１２（本図では下から上向き）が流れると、一次側コイル７４２ｐの第１端から第２端に向かう誘導電流Ｉ２２（本図では下から上向き）が流れる。
　従って、絶縁スイッチ６００の第３要部（図４０、図４１）と同様の動作原理により、絶縁素子７４１及び７４２それぞれで生じる磁界が互いに打ち消し合う。従って、第３チップ７３０から放射される電磁ノイズが低減され得る。
　また、整流回路７１３は、トランジスタｎ２１～ｎ２３（ｎｐｎ型バイポーラトランジスタ）と、コンデンサＣ２１～Ｃ２３及びＣ２５と、抵抗Ｒ２１及びＲ２２と、を含む。
　特に、上記構成要素のうち、トランジスタｎ２１～ｎ２３及びコンデンサＣ２１～Ｃ２３は、一次側コイル７４１ｐと内部電源電圧ＶＲＥＧの印加端との間に直列接続された段数ｘ（ただしｘは２以上の整数）の昇圧回路ＣＰ２１～ＣＰ２ｘを形成する。なお、本図では、３段の昇圧回路ＣＰ２１～ＣＰ２３が例示されている。ただし、昇圧回路ＣＰ２１～ＣＰ２ｘの段数ｘは、何らこの例に限定されるものではない。
　トランジスタｎ２１～ｎ２３は、それぞれ、一次側コイル７４１ｐに生じる誘導電流Ｉ２１が流れる方向を順方向とするように、一次側コイル７４１ｐの第１端（＝ノード電圧Ｖａの印加端）と内部電源電圧ＶＲＥＧの印加端との間にダイオード接続される。
　具体的に述べると、トランジスタｎ２１のコレクタ及びベースは、一次側コイル７４１ｐの第１端（＝ノード電圧Ｖａの印加端）に接続される。トランジスタｎ２１のエミッタとトランジスタｎ２２のコレクタ及びベースは、ノード電圧Ｖ１の印加端に接続される。トランジスタｎ２２のエミッタとトランジスタｎ２３のコレクタ及びベースは、ノード電圧Ｖ２の印加端に接続される。トランジスタｎ２３のエミッタは、ノード電圧Ｖ３の印加端に接続される。
　なお、トランジスタｎ２１～ｎ２３は、ダイオード（ショットキーダイオードを含む）に置換されてもよい。
　コンデンサＣ２１は、ノード電圧Ｖ１の印加端とノード電圧Ｖｂの印加端との間に接続される。コンデンサＣ２２は、ノード電圧Ｖ２の印加端とノード電圧Ｖａの印加端との間に接続される。コンデンサＣ２３は、ノード電圧Ｖ３の印加端とノード電圧Ｖｂの印加端との間に接続される。コンデンサＣ２１～Ｃ２３それぞれの容量値は、例えば１０ｐＦであってもよい。
　抵抗Ｒ２１は、ノード電圧Ｖ３の印加端と内部電源電圧ＶＲＥＧの印加端との間に接続される。抵抗Ｒ２１の抵抗値は、例えば４００Ωであってもよい。
　抵抗Ｒ２２及びコンデンサＣ２５は、それぞれ、内部電源電圧ＶＲＥＧの印加端と接地電圧ＧＮＤ１の印加端との間に並列接続されてもよい。抵抗Ｒ２２の抵抗値は、例えば１００ｋΩ（負荷２５μＡ想定）であってもよい。コンデンサＣ２５の容量値は、例えば、５０ｐＦであってもよい。
　本構成例の絶縁電源回路ＰＷであれば、絶縁スイッチ６００の第１要部（図３７及び図３８）と同様の動作原理により、揺れ戻しの電圧差分を利用して効率的な昇圧が実現され得る。従って、一次回路系７００ｐに安定的な外部電源が存在しないシステムであっても二次回路系７００ｓから一次回路系７００ｐへの電力供給が可能となる。
　また、絶縁電源回路ＰＷは、信号伝達装置７００に内蔵可能な小型のトランス（絶縁素子７４１及び７４２）を用いて実装され得る。従って、一般的な絶縁型ＤＣ／ＤＣコンバータを用いる構成と比べて低コストである。
　ただし、絶縁電源回路ＰＷの電流供給能力は、二次回路系７００ｓの外部電源と比べて小さい（例えば２５μＡ以下）。そのため、一次回路系７００ｐの消費電流は、できる限り小さいことが望ましい。
　その点、信号伝達装置７００では、先出の信号伝達装置４００（図１０など）と同様、二次回路系７００ｓからの打診に対して一次回路系７００ｐが応答する反射型の絶縁通信方式が採用されている。従って、一次回路系７００ｐは、正相絶縁素子７３２Ｐ及び逆相絶縁素子７３２Ｎそれぞれを駆動するに際して、入力パルス信号ＩＮに応じたスイッチ制御のみを行えば足りる。従って、絶縁電源回路ＰＷの電流供給能力が乏しくても、一次回路系７００ｐから二次回路系７００ｓへの信号伝達に支障が生じにくくなる。
　なお、信号伝達装置７００は、先出の第４実施形態（図１６）を基本として構成されている。ただし、絶縁電源回路ＰＷは、他の実施形態（図１０、図１３、図１４、図１７、図１８、図２０又は図２１）が基本とされている場合であっても好適に導入され得る。
　図４８は、追加実施形態に係る信号伝達装置７００の変形例を示す図である。本変形例の信号伝達装置７００では、先出の図４２及び図４３と同じく、複数段の絶縁素子が重ねて設けられる。
　本図に即して述べると、第１信号Ｐｏは、絶縁素子７３１及び７３３を介して絶縁伝達される。正相の第２信号ＲｉＰは、正相絶縁素子７３２Ｐ及び７３４Ｐを介して絶縁伝達される。逆相の第２信号ＲｉＮは、逆相絶縁素子７３２Ｎ及び７３４Ｎを介して絶縁伝達される。パルス信号Ｉ１１は、絶縁素子７４１及び７４３を介して絶縁伝達される。パルス信号Ｉ１２は、絶縁素子７４２及び７４４を介して絶縁伝達される。
　本構成であれば、第１チップ７１０と第２チップ７２０との間における絶縁耐圧が向上され得る。
　図４９は、絶縁電源回路ＰＷの変形例を示す図である。本図で示されるように、本変形例の絶縁電源回路ＰＷは、先出の絶縁素子７４１及び７４２に加えて、絶縁素子７４３及び７４４を備える。
　絶縁素子７４３は、絶縁素子７４１の一次側コイル７４１ｐに直列に接続された二次側コイル７４３ｓと、二次側コイル７４３ｓと電磁結合される一次側コイル７４３ｐと、を含むトランスであってもよい。
　絶縁素子７４４は、絶縁素子７４２の一次側コイル７４２ｐに直列に接続された二次側コイル７４４ｓと、二次側コイル７４４ｓと電磁結合される一次側コイル７４４ｐと、を含むトランスであってもよい。
　二次側コイル７４３ｓ及び７４４ｓは、直列に接続される。本図に即して述べると、二次側コイル７４３ｓの第１端は、一次側コイル７４１ｐの第１端に接続される。二次側コイル７４４ｓの第１端は、一次側コイル７４２ｐの第１端に接続される。二次側コイル７４３ｓ及び７４４ｓそれぞれの第２端は、一次側コイル７４１ｐ及び７４２ｐそれぞれの第２端に接続される。
　また、一次側コイル７４３ｐ及び７４４ｐは、直列に接続される。一次側コイル７４３ｐ及び７４４ｐそれぞれの第２端（＝両コイル間の接続タップ）は、接地電圧ＧＮＤ１の印加端に接続される。
　絶縁素子７４１では、例えば、二次側コイル７４１ｓの第１端から第２端に向かうパルス信号Ｉ１１（本図では上から下向き）が流れると、一次側コイル７４１ｐの第２端から第１端に向かう誘導電流Ｉ２１（本図では下から上向き）が流れる。このとき、絶縁素子７４３では、二次側コイル７４３ｓの第１端から第２端に向かう誘導電流Ｉ２１（本図では上から下向き）が流れる。従って、一次側コイル７４３ｐの第２端から第１端に向かう誘導電流Ｉ３１（本図では下から上向き）が流れる。
　これに対して、絶縁素子７４２では、例えば、二次側コイル７４２ｓの第１端から第２端に向かうパルス信号Ｉ１２（本図では下から上向き）が流れると、一次側コイル７４２ｐの第１端から第２端に向かう誘導電流Ｉ２２（本図では下から上向き）が流れる。このとき、絶縁素子７４４では、二次側コイル７４４ｓの第２端から第１端に向かう誘導電流Ｉ２２（本図では上から下向き）が流れる。従って、一次側コイル７４４ｐの第１端から第２端に向かう誘導電流Ｉ３２（本図では下から上向き）が流れる。
　なお、本変形例の絶縁電源回路ＰＷでは、上記の誘導電流Ｉ３１及びＩ３２が整流回路７１３に流れる。
　整流回路７１３は、既出のトランジスタｎ２１～ｎ２３、コンデンサＣ２１～Ｃ２３及びＣ２５、並びに、抵抗Ｒ２１及びＲ２２に加えて、トランジスタｎ２４（例えばｎｐｎ型バイポーラトランジスタ）とコンデンサＣ２４をさらに含む。すなわち、整流回路７１３は、既出の昇圧回路ＣＰ２１～ＣＰ２４に加えて、４段目の昇圧回路ＣＰ２４を含む。
　本図に即して述べると、トランジスタｎ２４のコレクタ及びベースは、ノード電圧Ｖ３の印加端に接続される。トランジスタｎ２４のエミッタは、ノード電圧Ｖ４の印加端に接続される。コンデンサＣ２４は、ノード電圧Ｖ４の印加端とノード電圧Ｖａの印加端との間に接続される。
　このように、昇圧回路ＣＰ２１～２ｘが増段されるほど、内部電源電圧ＶＲＥＧが引き上げられる。
　図５０は、打診用の絶縁素子７３１及び７３３の変形例を示す図である。本図左側及び本図中央で示されるように、絶縁素子７３１は、駆動回路７２１に接続される二次側コイル７３１ｓと、二次側コイル７３１ｓと電磁結合される一次側コイル７３１ｐと、を含むトランスであってもよい。また、絶縁素子７３３は、絶縁素子７３１の一次側コイル７３１ｐに直列に接続された二次側コイル７３３ｓと、二次側コイル７３３ｓと電磁結合される一次側コイル７３３ｐと、を含むトランスであってもよい。
　絶縁素子７３１では、例えば、第１信号Ｐｏの印加に伴って二次側コイル７３１ｓの第１端から第２端に向かうパルス信号Ｉ４１（本図では上から下向き）が流れると、一次側コイル７３１ｐの第２端から第１端に向かう誘導電流Ｉ５１（本図では下から上向き）が流れる。このとき、絶縁素子７３３では、二次側コイル７３３ｓの第１端から第２端に向かう誘導電流Ｉ５１（本図では上から下向き）が流れる。従って、一次側コイル７３３ｐの第２端から第１端に向かう誘導電流Ｉ６１（本図では下から上向き）が流れる。
　このように、絶縁素子６３１及び６３３が重ねて設けられる構成であれば、第１チップ７１０と第２チップ７２０との間における絶縁耐圧が向上され得る。
　さらに、本図右側で示されるように、第３チップ７３０には、絶縁素子７３５及び６３６が集積化されてもよい。絶縁素子７３５は、駆動回路７２１に接続される二次側コイル７３５ｓと、二次側コイル７３５ｓに電磁結合される一次側コイル７３５ｐと、を含むトランスであってもよい。また、絶縁素子７３６は、絶縁素子７３５の一次側コイル７３５ｐに直列に接続された二次側コイル７３６ｓと、二次側コイル７３６ｓと電磁結合される一次側コイル７３６ｐと、を含むトランスであってもよい。
　なお、二次側コイル７３１ｓ及び７３５ｓは、直列に接続される。二次側コイル７３１ｓ及び７３５ｓそれぞれの第２端（＝両コイル間の接続タップ）は、接地電圧ＧＮＤ２の印加端に接続される。
　特に、二次側コイル７３１ｓ及び７３５ｓは、それぞれの巻き線方向が逆である。従って、絶縁素子７３１では、例えば、二次側コイル７３１ｓの第１端から第２端に向かうパルス信号Ｉ４１（本図では上から下向き）が流れると、一次側コイル７３１ｐの第２端から第１端に向かう誘導電流Ｉ５１（本図では下から上向き）が流れる。これに対して、絶縁素子７３５では、例えば、二次側コイル７３５ｓの第１端から第２端に向かうパルス信号Ｉ４２（本図では下から上向き）が流れると、一次側コイル７３５ｐの第１端から第２端に向かう誘導電流Ｉ５２（本図では下から上向き）が流れる。
　従って、絶縁スイッチ６００の第３要部（図４０、図４１）と同様の動作原理により、絶縁素子７３１及び７３５それぞれで生じる磁界が互いに打ち消し合う。従って、第３チップ７３０から放射される電磁ノイズが低減され得る。
　なお、一次側コイル７３５ｐの第１端から第２端に向かう誘導電流Ｉ５２（本図では下から上向き）が流れると、絶縁素子７３６では、二次側コイル７３６ｓの第２端から第１端に向かう誘導電流Ｉ５２（本図では上から下向き）が流れる。従って、一次側コイル７３６ｐの第２端から第１端に向かう誘導電流Ｉ６２（本図では下から上向き）が流れる。
＜付記＞
　以下では、上記開示について付記する。
［付記１］
　導通状態／非導通状態に制御される構成のスイッチ部（５０４、５０４ｂ、５０４ｃ）と、
　前記スイッチ部（５０４、５０４ｂ、５０４ｃ）を前記導通状態に制御する構成の導通回路（５０１、５０１ｅ）と、
　少なくとも前記スイッチ部（５０４、５０４ｂ、５０４ｃ）を前記導通状態から前記非導通状態に調整する調整回路（５０２、５０２ａ、５０２ｄ）と、
　制御信号（ＤＩＮ）を受信し、前記導通回路（５０１、５０１ｅ）及び前記調整回路（５０２、５０２ａ、５０２ｄ）の少なくとも一方にパルス信号（Ｓｐ１、Ｓｐ２、Ｓｐ２１、Ｓｐ２２、Ｓｐ４）を供給するパルス供給回路（５０３、５０３ｆ）と、
　を有し、
　前記導通回路（５０１、５０１ｅ）は、
　　前記パルス供給回路（５０３、５０３ｆ）と接続される第１一次側コイル（５１１、５１１１、５１２１）と、前記第１一次側コイル（５１１、５１１１、５１２１）と電磁結合される第１二次側コイル（５１２、５１１２、５１２２）とを有する第１絶縁素子（５１０、５１０１、５１０２）を有し、前記第１一次側コイル（５１１、５１１１、５１２１）に供給された前記パルス信号（Ｓｐ１、Ｓｐ２、Ｓｐ２１、Ｓｐ２２、Ｓｐ４）の立ち上がり時に流れる誘導電流（Ｉｄ１）で前記スイッチ部（５０４、５０４ｂ、５０４ｃ）を前記導通状態にするように構成され、
　前記調整回路（５０２、５０２ａ、５０２ｄ、５０７）は、
　　前記パルス供給回路（５０３、５０３ｆ）と接続される第２一次側コイル（５２１）と、前記第２一次側コイル（５２１）と電磁結合される第２二次側コイル（５２２）とを有する第２絶縁素子（５２０）と、
　　前記パルス信号（Ｓｐ１、Ｓｐ２、Ｓｐ２１、Ｓｐ２２、Ｓｐ４）の立ち上がり時に前記第２二次側コイル（５２２）に流れる誘導電流（Ｉｄ２、Ｉｄ２１）で前記スイッチ部（５０４、５０４ｂ、５０４ｃ）の制御端子の電圧を調整して前記スイッチ部（５０４、５０４ｂ、５０４ｃ）を前記非導通状態に調整する調整素子（５２４、５２４ｂ）と、を有し、
　前記パルス供給回路（５０３、５０３ｆ）は、前記制御信号（ＤＩＮ）が第１レベルのとき前記第１一次側コイル（５１１、５１１１、５１２１）に前記パルス信号（Ｓｐ１）を供給し、前記制御信号（ＤＩＮ）が前記第１レベルから前記第１レベルと異なる第２レベルに切り替わった時点から、前記第２一次側コイル（５２１）に前記パルス信号（Ｓｐ２２）を供給し、前記制御信号（ＤＩＮ）が前記第１レベルであるときに前記スイッチ部（５０４、５０４ｂ、５０４ｃ）が前記導通状態に設定されるように構成される絶縁スイッチ（５００、５００ａ、５００ｂ、５００ｃ、５００ｄ、５００ｅ、５００ｆ）。
［付記２］
　前記導通回路（５０１、５０１ｅ）は、前記第１二次側コイル（５１２）と前記スイッチ部（５０４、５０４ｂ、５０４ｃ）の制御端子との間に、前記第１二次側コイル（５１２）に発生する誘導電流が流れる方向を順方向とするダイオード（５１３）が配置された構成を有する付記１に記載の絶縁スイッチ（５００、５００ａ、５００ｂ、５００ｃ、５００ｄ、５００ｅ、５００ｆ）。
［付記３］
　前記スイッチ部（５０４、５０４ｃ）は、ｎチャンネル型ＭＯＳトランジスタを有し、
　前記導通回路（５０１、５０１ｅ）は、前記誘導電流がゲートに流入するように構成され、
　前記調整回路（５０２、５０２ａ、５０２ｄ、５０７）は、前記ゲートから電流を引き抜くように構成されている付記１又は２に記載の絶縁スイッチ（５００、５００ａ、５００ｆ）。
［付記４］
　前記スイッチ部（５０４ｂ）は、ｐチャンネル型ＭＯＳトランジスタ（５４１ｂ）を有し、
　前記導通回路（５０１）は、前記誘導電流でゲートから電流を引き抜くように構成され、
　前記調整回路（５０２）は、前記ゲートに電流を供給するように構成されている付記１に記載の絶縁スイッチ（５００ｂ）。
［付記５］
　前記スイッチ部（５０４ｃ）は、第１スイッチング素子（５４１１）と第２スイッチング素子（５４１２）とを直列に接続した構成を有し、
　前記第１スイッチング素子（５４１１）及び前記第２スイッチング素子（５４１２）は、ともにｎチャンネル型ＭＯＳトランジスタ又はｐチャンネル型ＭＯＳトランジスタであり、
　前記導通回路（５０１）は、前記第１二次側コイル（５１２、５１２１、５１２２）の第１端（Ｐ１１）が、両スイッチング素子（５４１１、５４１２）のゲート同士が接続されている接続点に接続され、第２端（Ｐ１２）が、両スイッチング素子（５４１１、５４１２）のソース同士が接続された接続点に接続された付記１～４のいずれかに記載の絶縁スイッチ（５００ｃ、５００ｄ、５００ｅ）。
［付記６］
　前記調整回路（５０２、５０２ａ、５０２ｄ）は、前記スイッチ部（５０４、５０４ｂ、５０４ｃ）を形成するスイッチング素子（５４１、５４１ｂ、５４１１、５４１２）のゲートとソースとの間に接続された調整スイッチング素子（５２４、５２４ｂ）を有し、前記第２二次側コイル（５２２）の誘導電流で、前記調整スイッチング素子（５２４、５２４ｂ）をＯＮにするように構成される付記１～５のいずれかに記載の絶縁スイッチ（５００、５００ａ、５００ｂ、５００ｃ、５００ｄ、５００ｅ）。
［付記７］
　前記調整回路（５０２ａ、５０２ｄ、５０２ｅ）は、前記制御信号（ＤＩＮ）が前記第１レベルのとき、前記導通回路（５０１、５０１ａ、５０１ｅ）の前記スイッチ部（５０４、５０４ｃ）を導通状態にする動作を補助可能な構成であり、前記制御信号（ＤＩＮ）が前記第１レベルのとき、前記パルス供給回路（５０３）は、前記第２絶縁素子（５２０）の前記第２一次側コイル（５２１）に前記パルス信号を供給するように構成されている付記１～６のいずれかに記載の絶縁スイッチ（５００、５００ａ、５００ｃ、５００ｄ、５００ｅ）。
［付記８］
　前記導通回路（５０１）は、前記制御信号（ＤＩＮ）が第１レベルのとき、前記調整回路（５０２ｄ）の前記スイッチ部（５０４ｃ）を前記非導通状態にする動作を抑制する構成であり、前記第１二次側コイル（５１２）の誘導電流（Ｉｄ１）で、前記第１調整スイッチング素子（５２４）をＯＦＦにするように構成される付記１～７のいずれかに記載の絶縁スイッチ（５００ｄ）。
［付記９］
　複数の前記第１二次側コイル（５１１２、５１２２）が、直列に接続されており、
　各前記第１二次側コイル（５１１２、５１２２）と電磁結合される前記第１一次側コイル（５１１１、５１２１）を有するように構成されている付記１～８のいずれかに記載の絶縁スイッチ（５００ｅ）。
［付記１０］
　前記第１二次側コイル（５１１２）と、前記第２二次側コイル（５２２ｅ）とが直列に接続されており、前記第２二次側コイル（５２２ｅ）の巻き線方向と前記第１二次側コイル（５１１２）の巻き線方向とは逆である付記１～９のいずれかに記載の絶縁スイッチ（５００ｅ）。
［付記１１］
　前記第１絶縁素子（５１０ｆ）が前記第２絶縁素子を兼ねる構成である付記１～７のいずれかに記載の絶縁スイッチ（５００ｆ）。
［付記１２］
　前記パルス供給回路（５０３、５０３ｆ）は、前記制御信号（ＤＩＮ）が前記第２レベルから前記第１レベルに切り替わった時点から予め決められた期間、第１周期で前記パルス信号（Ｓｐ１、Ｓｐ４）を生成した後、前記第１周期よりも長い第２周期で前記パルス信号を生成するように構成される付記１～１０のいずれかに記載の絶縁スイッチ（５００、５００ａ、５００ｂ、５００ｃ、５００ｄ、５００ｅ、５００ｆ）。
［付記１３］
　前記パルス供給回路（５０３ｆ）は、前記制御信号（ＤＩＮ）が前記第１レベルのとき、前記第１一次側コイル（５１１ｆ）の第１端に前記パルス信号（Ｓｐ４）を供給し、前記制御信号（ＤＩＮ）が前記第２レベルのとき、前記第１一次側コイル（５１１ｆ）に前記パルス信号を供給しない構成である付記１１に記載の絶縁スイッチ（５００ｆ）。
［付記１４］
　前記調整回路（５０７）は、前記スイッチ部（５０４）の制御端子とグラウンド電位（ＧＮＤ）とに接続される抵抗器（５７１）で構成されている付記１１又は１２に記載の絶縁スイッチ（５００ｆ）。
［付記１５］
　前記調整回路（５０２ｄ）は、
　前記第１二次側コイル（５１２）と並列に接続された第１調整スイッチング素子（５２４）と、
　前記第２二次側コイル（５２２）と並列に接続された第２調整スイッチング素子（５２８）とを有し、
　前記第２一次側コイル（５２１）に前記パルス信号（Ｓｐ２）が供給されているときに前記第２二次側コイル（５２２）によって誘導される電流（Ｉｄ２１）によって前記第１調整スイッチング素子（５２４）をＯＮに切り替え、
　前記第１一次側コイル（５１１）に前記パルス信号（Ｓｐ１）が供給されているときに前記第１二次側コイル（５１２）によって誘導される電流（Ｉｄ１）によって前記第２調整スイッチング素子（５２８）をＯＮに切り替え、
　前記第１調整スイッチング素子（５２４）をＯＦＦに切り替える構成を有する付記１～８のいずれかに記載の絶縁スイッチ（５００ｄ）。
［付記１６］
　前記導通回路は、前記第１二次側コイル（６３１ｓ）と前記スイッチ部の制御端子（ＧＯ）との間に直列に接続された複数段の昇圧回路（ＣＰ１１、ＣＰ１２）を含み、
　前記複数段の昇圧回路（ＣＰ１１、ＣＰ１２）のうち、奇数段の昇圧回路（ＣＰ１１）は、それぞれ、前記第１二次側コイル（６３１ｓ）に生じる誘導電流（Ｉ２１）が流れる方向を順方向とするように前記第１二次側コイル（６３１ｓ）と前記スイッチ部の制御端子（ＧＯ）との間に接続された第１ダイオード（ｎ１１）と、前記第１ダイオード（ｎ１１）のカソードと前記第２二次側コイル（６３２ｓ）との間に接続された第１コンデンサ（Ｃ１１）と、を含み、
　前記複数段の昇圧回路（ＣＰ１１、ＣＰ１２）のうち、偶数段の昇圧回路（ＣＰ１２）は、それぞれ、前記第１二次側コイル（６３１ｓ）に生じる誘導電流（Ｉ２１）が流れる方向を順方向とするように前記第１二次側コイル（６３１ｓ）と前記スイッチ部の制御端子（ＧＯ）との間に接続された第２ダイオード（ｎ１２）と、前記第２ダイオード（ｎ１２）のカソードと前記第１二次側コイル（６３１ｓ）との間に接続された第２コンデンサ（Ｃ１２）と、を含む、付記１～１５のいずれかに記載の絶縁スイッチ（６００）。
［付記１７］
　前記調整回路は、
　前記第１二次側コイル（６３１ｓ）と並列に接続された第１調整スイッチング素子（Ｎ１１）と、
　前記第２二次側コイル（６３２ｓ）と前記第１調整スイッチング素子（Ｎ１１）の制御端子との間に接続された第１トランジスタ（ｎ１４）と、
　前記第１トランジスタ（ｎ１４）の第１主電極と制御端子との間に接続された第１コンデンサ（Ｃ１４）と、
　前記第１トランジスタ（ｎ１４）の第２主電極と制御端子との間に接続された第１抵抗（Ｒ１４）と、
　を含む、付記１～１６のいずれかに記載の絶縁スイッチ（６００）。
［付記１８］
　前記調整回路は、
　前記第２二次側コイル（６３２ｓ）と並列に接続された第２調整スイッチング素子（Ｎ１２）と、
　前記第１二次側コイル（６３１ｓ）と前記第２調整スイッチング素子（Ｎ１２）の制御端子との間に接続された第２トランジスタ（ｎ１５）と、
　前記第２トランジスタ（ｎ１５）の第１主電極と制御端子との間に接続された第２コンデンサ（Ｃ１５）と、
　前記第２トランジスタ（ｎ１５）の第２主電極と制御端子との間に接続された第２抵抗（Ｒ１５）と、
　を含む、付記１７に記載の絶縁スイッチ（６００）。
［付記１９］
　前記第１一次側コイル（６３１ｐ）と前記第２一次側コイル（６３２ｐ）が直列に接続されており、前記第１一次側コイル（６３１ｐ）の巻き線方向と前記第２一次側コイル（６３２ｐ）の巻き線方向が逆である、付記１～１８のいずれかに記載の絶縁スイッチ（６００）。
［付記２０］
　前記第１二次側コイル（６３１ｓ）に直列に接続された第３一次側コイル（６３３ｐ）と、前記第３一次側コイル（６３３ｐ）と電磁結合される第３二次側コイル（６３３ｓ）とを有する第３絶縁素子（６３３）と、
　前記第２二次側コイル（６３２ｓ）に直列に接続された第４一次側コイル（６３４ｐ）と、前記第４一次側コイル（６３４ｐ）と電磁結合される第４二次側コイル（６３４ｓ）とを有する第４絶縁素子（６３４）と、
　をさらに有し、前記第３二次側コイル（６３３ｓ）及び前記第４二次側コイル（６３４ｓ）それぞれに流れる誘導電流（Ｉ３１、Ｉ３２）で前記スイッチ部（６４０）が制御される、付記１～１９のいずれかに記載の絶縁スイッチ（６００）。
［付記２１］
　付記１～２０のいずれかに記載の絶縁スイッチ（５００、５００ａ、５００ｂ、５００ｃ、５００ｄ、５００ｅ、５００ｆ）を有する、シーケンサ。
　付記１～２１によれば、長期間にわたり安定して動作可能な絶縁スイッチ及びシーケンサを提供することができる。
［付記２２］
　一次回路系（４００ｐ）と二次回路系（４００ｓ）との間を絶縁しつつ前記一次回路系（４００ｐ）と前記二次回路系（４００ｓ）との間で信号伝達を行うように構成される信号伝達装置（４００）であって、
　前記二次回路系（４００ｓ）から前記一次回路系（４００ｐ）に第１信号（Ｐｏ）を伝達するように構成される第１絶縁素子（４３１、４３３）と、
　前記一次回路系（４００ｐ）から前記二次回路系（４００ｓ）に第２信号（Ｒｉ）を伝達するように構成される第２絶縁素子（４３２、４３４）と、
　前記二次回路系（４００ｓ）に設けられ前記第１絶縁素子（４３１、４３３）を駆動するように構成される駆動回路（４２１）と、
　前記一次回路系（４００ｐ）に設けられ入力信号（ＩＮＰ、ＩＮＮ）に応じて前記第１絶縁素子（４３１）と前記第２絶縁素子（４３２、４３４）との接続状態を切り替えるように構成されるスイッチ回路（４１１）と、
　前記二次回路系（４００ｓ）に設けられ前記第２信号（Ｒｉ）を検出して前記入力信号（ＩＮＰ、ＩＮＮ）に応じた出力信号（ＯＵＴ）を生成するように構成される受信回路（４２２）と、を備える、信号伝達装置（４００）。
［付記２３］
　前記第２絶縁素子（４３２）は、前記第２信号（Ｒｉ）を単相出力するように構成され、
　前記スイッチ回路（４１１）は、前記第１絶縁素子（４３１、４３３）と前記第２絶縁素子（４３２、４３４）との接続状態を、前記第１信号（Ｐｏ）により前記第２絶縁素子（４３２）が駆動される第１接続状態、及び、前記第１信号（Ｐｏ）により前記第２絶縁素子（４３２）が駆動されない第２接続状態のいずれか一方に切り替える、付記２２に記載の信号伝達装置（４００）。
［付記２４］
　前記第２絶縁素子（４３２）は、正相絶縁素子（４３２Ｐ）及び逆相絶縁素子（４３２Ｎ）を含み、前記正相絶縁素子（４３２Ｐ）及び前記逆相絶縁素子（４３２Ｎ）それぞれの出力信号を前記第２信号（ＲｉＰ、ＲｉＮ）として差動出力するように構成され、
　前記スイッチ回路（４１１）は、前記第１絶縁素子（４３１）と前記第２絶縁素子（４３２）との接続状態を、前記第１信号（Ｐｏ）により前記正相絶縁素子（４３２Ｐ）が駆動される第１接続状態、及び、前記第１信号（Ｐｏ）により前記逆相絶縁素子（４３２Ｎ）が駆動される第２接続状態のいずれか一方に切り替える、付記２２に記載の信号伝達装置（４００）。
［付記２５］
　前記第１絶縁素子（４３１）及び前記第２絶縁素子（４３２）は、いずれもトランスであり、前記スイッチ回路（４１１）は、前記第１絶縁素子（４３１）と前記第２絶縁素子（４３２）との間に接続されるスイッチ素子（ＳＷ１、ＳＷ５、ＳＷ６）を含む、付記２２～２４のいずれかに記載の信号伝達装置（４００）。
［付記２６］
　前記第１絶縁素子（４３１）及び前記第２絶縁素子（４３２）は、いずれもトランスであり、前記スイッチ回路（４１１）は、前記第１絶縁素子（４３１）及び前記第２絶縁素子（４３２）の少なくとも一方に並列接続されるスイッチ素子（ＳＷ２、ＳＷ３、ＳＷ４）を含む、付記２２～２５のいずれかに記載の信号伝達装置（４００）。
［付記２７］
　前記第１絶縁素子（４３３）及び前記第２絶縁素子（４３４）は、いずれもキャパシタであり、前記スイッチ回路（４１１）は、前記第２絶縁素子（４３４）と固定電位端（ＧＮＤ）との間に接続される第１スイッチ素子（ＳＷ７、ＳＷ８）を含む、付記２２～２４のいずれかに記載の信号伝達装置（４００）。
［付記２８］
　前記スイッチ回路（４１１）は、前記第１絶縁素子（４３３）と前記第２絶縁素子（４３４）との間に接続される第２スイッチ素子（ＳＷ９、ＳＷ１０）をさらに含む、付記２７に記載の信号伝達装置（４００）。
［付記２９］
　前記駆動回路（４２１）は、前記第１絶縁素子（４３１、４３３）を周期的又は連続的に駆動する、付記２２～２８のいずれかに記載の信号伝達装置（４００）。
［付記３０］
　前記二次回路系（４００ｓ）の電源は、前記一次回路系（４００ｐ）の電源よりも大きい電流能力を持つ、付記２２～３０のいずれかに記載の信号伝達装置（４００）。
［付記３１］
　前記スイッチ回路（４１１）が集積化される第１チップ（４１０）と、
　前記駆動回路（４２１）及び前記受信回路（４２２）が集積化される第２チップ（４２０）と、
　前記第１絶縁素子（４３１、４３３）及び前記第２絶縁素子（４３２、４３４）が集積化される第３チップ（４３０）と、
　を備え、
　前記第１チップ（４１０）、前記第２チップ（４２０）及び前記第３チップ（４３０）は、単一のパッケージに封止される、付記２２～３０のいずれかに記載の信号伝達装置（４００）。
［付記３２］
　前記一次回路系（７００ｐ）と前記二次回路系（７００ｓ）との間を絶縁しつつ前記二次回路系（７００ｓ）から前記一次回路系（７００ｐ）に電力供給を行うように構成された絶縁電源回路（ＰＷ）をさらに備える、付記２２～２６のいずれかに記載の信号伝達装置（７００）。
［付記３３］
　前記絶縁電源回路（ＰＷ）は、
　第３信号（Ｉ１１）及び第４信号（Ｉ１２）をそれぞれ生成するように構成された電源駆動回路（７２６）と、
　前記一次回路系（７００ｐ）と前記二次回路系（７００ｓ）との間を絶縁しつつ前記第３信号（Ｉ１１）により駆動されるように構成された第３絶縁素子（７４１）と、
　前記一次回路系（７００ｐ）と前記二次回路系（７００ｓ）との間を絶縁しつつ前記第４信号（Ｉ１２）により駆動されるように構成された第４絶縁素子（７４２）と、
　前記第３絶縁素子（７４１）を介して前記一次回路系（７００ｐ）に誘起される第１電圧（Ｖａ）と前記第４絶縁素子（７４２）を介して前記一次回路系（７００ｐ）に誘起される第２電圧（Ｖｂ）を用いて前記一次回路系（７００ｐ）の電源電圧（ＶＲＥＧ）を生成するように構成された整流回路（７１３）と、
　を含む、付記３２に記載の信号伝達装置（７００）。
［付記３４］
　前記整流回路（７１３）は、前記第１電圧（Ｖａ）の印加端と前記電源電圧（ＶＲＥＧ）の印加端との間に直列に接続された複数段の昇圧回路（ＣＰ２１～ＣＰ２４）を含み、
　前記複数段の昇圧回路（ＣＰ２１～ＣＰ２４）のうち、奇数段の昇圧回路（ＣＰ２１、ＣＰ２３）は、それぞれ、前記第３絶縁素子（７４１）を介して誘起される第１電流（Ｉ３１）が流れる方向を順方向とするように前記第１電圧（Ｖａ）の印加端と前記電源電圧（ＶＲＥＧ）の印加端との間に接続された第１ダイオード（ｎ２１、ｎ２３）と、前記第１ダイオード（ｎ２１、ｎ２３）のカソードと前記第２電圧（Ｖｂ）の印加端との間に接続された第１コンデンサ（Ｃ２１、Ｃ２３）と、を含み、
　前記複数段の昇圧回路（ＣＰ２１～ＣＰ２４）のうち、偶数段の昇圧回路（ＣＰ２２、ＣＰ２４）は、それぞれ、前記第１電流（Ｉ３１）が流れる方向を順方向とするように前記第１電圧（Ｖａ）の印加端と前記電源電圧（ＶＲＥＧ）の印加端との間に接続された第２ダイオード（ｎ２２、ｎ２４）と、前記第２ダイオード（ｎ２２、ｎ２４）のカソードと前記第１電圧（Ｖａ）の印加端との間に接続された第２コンデンサ（Ｃ２２、Ｃ２４）と、を含む、付記３３に記載の信号伝達装置（７００）。
［付記３５］
　前記第３信号（Ｉ１１）が印加される前記第３絶縁素子（７４１）の二次側コイル（７４１ｓ）と、前記第４信号（Ｉ１２）が印加される前記第４絶縁素子（７４２）の二次側コイル（７４２ｓ）が直列に接続されており、前記第３絶縁素子（７４１）の二次側コイル（７４１ｓ）の巻き線方向と前記第４絶縁素子（７４２）の二次側コイル（７４２ｓ）の巻き線方向が逆である、付記３３又は３４に記載の信号伝達装置（７００）。
［付記３６］
　前記第３絶縁素子（７４１）と前記第１電圧（Ｖａ）の印加端との間を絶縁するように構成された第５絶縁素子（７４３）と、
　前記第４絶縁素子（７４２）と前記第２電圧（Ｖｂ）の印加端との間を絶縁するように構成された第６絶縁素子（７４４）と、
　をさらに有する、付記３３～３５のいずれかに記載の信号伝達装置（７００）。
［付記３７］
　第３絶縁素子（７３５）をさらに備え、
　前記駆動回路は、前記第１信号（Ｐｏ）として第３信号（Ｉ４１）及び第４信号（Ｉ４２）を生成し、
　前記第３信号（Ｉ４１）が印加される前記第１絶縁素子（７３１）の二次側コイル（７３１ｓ）と、前記第４信号（Ｉ４２）が印加される前記第３絶縁素子（７３５）の二次側コイル（７３５ｓ）が直列に接続されており、前記第１絶縁素子（７３１）の二次側コイル（７３１ｓ）の巻き線方向と前記第３絶縁素子（７３５）の二次側コイル（７３５ｓ）の巻き線方向が逆である、付記２２～２６のいずれかに記載の信号伝達装置（７００）。
［付記３８］
　前記第１絶縁素子（７３１）と前記スイッチ回路（７１１）との間を絶縁するように構成された第３絶縁素子（７３３）と、
　前記第２絶縁素子（７３２）と前記受信回路７２２との間を絶縁するように構成された第４絶縁素子（７３４）と、
　をさらに有する、付記２２～２６のいずれかに記載の信号伝達装置（７００）。
　付記２２～３８のいずれかに記載の信号伝達装置であれば、一次回路系の電源に依存しない信号伝達が実現され得る。
［付記３９］
　第１信号（Ｉ１１）及び第２信号（Ｉ１２）をそれぞれ生成するように構成された電源駆動回路（７２６）と、
　一次回路系（７００ｐ）と二次回路系（７００ｓ）との間を絶縁しつつ前記第１信号（Ｉ１１）により駆動されるように構成された第１絶縁素子（７４１）と、
　前記一次回路系（７００ｐ）と前記二次回路系（７００ｓ）との間を絶縁しつつ前記第２信号（Ｉ１２）により駆動されるように構成された第２絶縁素子（７４２）と、
　前記第１絶縁素子（７４１）を介して前記一次回路系（７００ｐ）に誘起される第１電圧（Ｖａ）と前記第２絶縁素子（７４２）を介して前記一次回路系（７００ｐ）に誘起される第２電圧（Ｖｂ）を用いて前記一次回路系（７００ｐ）の電源電圧（ＶＲＥＧ）を生成するように構成された整流回路（７１３）と、
　を備える、絶縁電源回路（ＰＷ）。
［付記４０］
　前記整流回路（７１３）は、前記第１電圧（Ｖａ）の印加端と前記電源電圧（ＶＲＥＧ）の印加端との間に直列に接続された複数段の昇圧回路（ＣＰ２１～ＣＰ２４）を含み、
　前記複数段の昇圧回路（ＣＰ２１～ＣＰ２４）のうち、奇数段の昇圧回路（ＣＰ２１、ＣＰ２３）は、それぞれ、前記第１絶縁素子（７４１）を介して誘起される第１電流（Ｉ３１）が流れる方向を順方向とするように前記第１電圧（Ｖａ）の印加端と前記電源電圧（ＶＲＥＧ）の印加端との間に接続された第１ダイオード（ｎ２１、ｎ２３）と、前記第１ダイオード（ｎ２１、ｎ２３）のカソードと前記第２電圧（Ｖｂ）の印加端との間に接続された第１コンデンサ（Ｃ２１、Ｃ２３）と、を含み、
　前記複数段の昇圧回路（ＣＰ２１～ＣＰ２４）のうち、偶数段の昇圧回路（ＣＰ２２、ＣＰ２４）は、それぞれ、前記第１電流（Ｉ３１）が流れる方向を順方向とするように前記第１電圧（Ｖａ）の印加端と前記電源電圧（ＶＲＥＧ）の印加端との間に接続された第２ダイオード（ｎ２２、ｎ２４）と、前記第２ダイオード（ｎ２２、ｎ２４）のカソードと前記第１電圧（Ｖａ）の印加端との間に接続された第２コンデンサ（Ｃ２２、Ｃ２４）と、を含む、付記３９に記載の絶縁電源回路（ＰＷ）。
　付記３９及び４０に係る絶縁電源回路であれば、電源を持たない一次回路系に二次回路系から電力供給を行うことが可能となる。
［付記４１］
　第１絶縁素子（６３１、７３１、７４１）と第２絶縁素子（６３２、７３５、７４２）を備え、
　前記第１絶縁素子（６３１、７３１、７４１）は、第１信号（Ｉ１１、Ｉ４１）が印加される第１コイル（６３１ｐ、７３１ｓ、７４１ｓ）と、前記第１コイル（６３１ｐ、７３１ｓ、７４１ｓ）と電磁結合される第２コイル（６３１ｓ、７３１ｐ、７４１ｐ）と、を含み、
　前記第２絶縁素子（６３２、７３５、７４２）は、第２信号（Ｉ１２、Ｉ４２）が印加される第３コイル（６３２ｐ、７３５ｓ、７４２ｓ）と、前記第３コイル（６３２ｐ、７３５ｓ、７４２ｓ）と電磁結合される第４コイル（６３２ｓ、７３５ｐ、７４２ｐ）と、を含み、
　前記第１コイル（６３１ｐ、７３１ｓ、７４１ｓ）と前記第３コイル（６３２ｐ、７３５ｓ、７４２ｓ）が直列に接続されており、前記１コイル（６３１ｐ、７３１ｓ、７４１ｓ）の巻き線方向と前記第３コイル（６３２ｐ、７３５ｓ、７４２ｓ）の巻き線方向が逆である、絶縁回路（６３０、７３０）。
［付記４２］
　第３絶縁素子（６３３、７３３、７４３）と第４絶縁素子（６３４、７３６、７４４）をさらに備え、
　前記第３絶縁素子（６３３、７３３、７４３）は、前記第２コイル（６３１ｓ、７３１ｐ、７４１ｐ）に直列接続される第５コイル（６３３ｐ、７３３ｓ、７４３ｓ）と、前記第５コイル（６３３ｐ、７３３ｓ、７４３ｓ）と電磁結合される第６コイル（６３３ｓ、７３３ｐ、７４３ｐ）と、を含み、
　前記第４絶縁素子（６３４、７３６、７４４）は、前記第４コイル（６３２ｓ、７３５ｐ、７４２ｐ）に直列接続される第７コイル（６３４ｐ、７３６ｓ、７４４ｓ）と、前記第７コイル（６３４ｐ、７３６ｓ、７４４ｓ）と電磁結合される第８コイル（６３４ｓ、７３６ｐ、７４４ｐ）と、を含む、付記４１に記載の絶縁回路（６３０、７３０）。
＜その他＞
　なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。また、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　　　５　　半導体装置
　　　１１、１１Ａ～１１Ｆ　　低電位端子
　　　１２、１２Ａ～１２Ｆ　　高電位端子
　　　２１、２１Ａ～２１Ｄ　　変圧器（トランス）
　　　２２　　低電位コイル（一次側コイル）
　　　２３　　高電位コイル（二次側コイル）
　　　２４　　第１内側末端
　　　２５　　第１外側末端
　　　２６　　第１螺旋部
　　　２７　　第２内側末端
　　　２８　　第２外側末端
　　　２９　　第２螺旋部
　　　３１　　第１低電位配線
　　　３２　　第２低電位配線
　　　３３　　第１高電位配線
　　　３４　　第２高電位配線
　　　４１　　半導体チップ
　　　４２　　第１主面
　　　４３　　第２主面
　　　４４Ａ～４４Ｄ　　チップ側壁
　　　４５　　第１機能デバイス
　　　５１　　絶縁層
　　　５２　　絶縁主面
　　　５３Ａ～５３Ｄ　　絶縁側壁
　　　５５　　最下絶縁層
　　　５６　　最上絶縁層
　　　５７　　層間絶縁層
　　　５８　　第１絶縁層
　　　５９　　第２絶縁層
　　　６０　　第２機能デバイス
　　　６１　　シール導体
　　　６２　　デバイス領域
　　　６３　　外側領域
　　　６４　　シールプラグ導体
　　　６５　　シールビア導体
　　　６６　　第１内側領域
　　　６７　　第２内側領域
　　　７１　　貫通配線
　　　７２　　低電位接続配線
　　　７３　　引き出し配線
　　　７４　　第１接続プラグ電極
　　　７５　　第２接続プラグ電極
　　　７６　　パッドプラグ電極
　　　７７　　基板プラグ電極
　　　７８　　第１電極層
　　　７９　　第２電極層
　　　８０　　配線プラグ電極
　　　８１　　高電位接続配線
　　　８２　　パッドプラグ電極
　　　８５　　ダミーパターン
　　　８６　　高電位ダミーパターン
　　　８７　　第１高電位ダミーパターン
　　　８８　　第２高電位ダミーパターン
　　　８９　　第１領域
　　　９０　　第２領域
　　　９１　　第３領域
　　　９２　　第１接続部
　　　９３　　第１パターン
　　　９４　　第２パターン
　　　９５　　第３パターン
　　　９６　　第１外周ライン
　　　９７　　第２外周ライン
　　　９８　　第１中間ライン
　　　９９　　第１接続ライン
　　　１００　　スリット
　　　１３０　　分離構造
　　　１４０　　無機絶縁層
　　　１４１　　第１無機絶縁層
　　　１４２　　第２無機絶縁層
　　　１４３　　低電位パッド開口
　　　１４４　　高電位パッド開口
　　　１４５　　有機絶縁層
　　　１４６　　第１部分
　　　１４７　　第２部分
　　　１４８　　低電位端子開口
　　　１４９　　高電位端子開口
　　　２００　　信号伝達装置
　　　２００ｐ　　一次回路系
　　　２００ｓ　　二次回路系
　　　２１０　　コントローラチップ（第１チップ）
　　　２１１　　パルス送信回路（パルスジェネレータ）
　　　２１２、２１３　バッファ
　　　２２０　　ドライバチップ（第２チップ）
　　　２２１、２２２　　バッファ
　　　２２３　　パルス受信回路（ＲＳフリップフロップ）
　　　２２４　　ドライバ
　　　２３０　　トランスチップ（第３チップ）
　　　２３０ａ　　第１配線層（下層）
　　　２３０ｂ　　第２配線層（上層）
　　　２３１、２３２　　トランス
　　　２３１ｐ、２３２ｐ　　一次側コイル
　　　２３１ｓ、２３２ｓ　　二次側コイル
　　　３００　　トランスチップ
　　　３０１　　第１トランス
　　　３０２　　第２トランス
　　　３０３　　第３トランス
　　　３０４　　第４トランス
　　　３０５　　第１ガードリング
　　　３０６　　第２ガードリング
　　　４００　　信号伝達装置
　　　４００ｐ　　一次回路系
　　　４００ｓ　　二次回路系
　　　４１０　　第１チップ
　　　４１１　　スイッチ回路
　　　４２０　　第２チップ
　　　４２１　　駆動回路
　　　４２２　　受信回路
　　　４２３　　バッファ
　　　４３０　　第３チップ
　　　４３１、４３２　　絶縁素子（トランス）
　　　４３２Ｐ　　正相絶縁素子（トランス）
　　　４３２Ｎ　　逆相絶縁素子（トランス）
　　　４３１ｐ、４３２ｐ、４３２Ｐｐ、４３２Ｎｐ　　一次側コイル
　　　４３１ｓ、４３２ｓ、４３２Ｐｓ、４３２Ｎｓ　　二次側コイル
　　　４３３、４３４　　絶縁素子（キャパシタ）
　　　４３３Ｐ、４３４Ｐ　　正相絶縁素子（キャパシタ）
　　　４３３Ｎ、４３４Ｎ　　逆相絶縁素子（キャパシタ）
　　　５００、５００ａ、５００ｂ、５００ｃ、５００ｄ、５００ｅ、５００ｆ　　絶縁スイッチ
　　　５０１、５０１ｅ、５０１ｆ　　導通回路
　　　５１０、５１０ｆ　　第１絶縁素子
　　　５１０１、５１０２　　第１絶縁素子
　　　５１１、５１１ｆ　　第１一次側コイル
　　　５１１１、５１２１　　第１一次側コイル
　　　５１２、５１２ｆ　　第１二次側コイル
　　　５１１２、５１２２　　第１二次側コイル
　　　５１３　　ダイオード
　　　５１３１、５１３２　　ダイオード
　　　５１４　　抵抗
　　　５１４１、５１４２　　抵抗
　　　５１５　　コンデンサ
　　　５１５１、５１５２　　コンデンサ
　　　５０２、５０２ａ、５０２ｄ、５０２ｅ　　調整回路
　　　５２０　　第２絶縁素子
　　　５２１　　第２一次側コイル
　　　５２２、５２２ｅ　　第２二次側コイル
　　　５２３　　ダイオード
　　　５２４、５２４ｂ　　第１調整スイッチング素子
　　　５２５　　抵抗
　　　５２５１　　コンデンサ
　　　５２６　　コンデンサ
　　　５２６１、５２６２　　コンデンサ
　　　５２７　　抵抗
　　　５２８　　第２調整スイッチング素子
　　　５０３、５０３ｆ　　パルス供給回路
　　　５３１　　パルス生成回路
　　　５３２　　発振回路
　　　５０４、５０４ｂ、５０４ｃ　　スイッチ部
　　　５４１、５４１ｂ　　スイッチング素子
　　　５４１１　　第１スイッチング素子
　　　５４１２　　第２スイッチング素子
　　　５０７　　調整回路
　　　５７１　　抵抗
　　　６００　　絶縁スイッチ
　　　６１０　　第１チップ
　　　６１１　　パルス生成回路
　　　６１２　　発振回路
　　　６１３　　ＵＶＬＯ回路
　　　６２０　　第２チップ
　　　６３０、６３０ａ、６３０ｂ　　第３チップ（絶縁回路）
　　　６３１、６３２、６３３、６３４　　絶縁素子
　　　６３１ｐ、６３２ｐ、６３３ｐ、６３４ｐ　　一次側コイル
　　　６３１ｓ、６３２ｓ、６３３ｓ、６３４ｓ　　二次側コイル
　　　６４０　　スイッチ回路
　　　６４１、６４２　　スイッチ素子
　　　７００　　信号伝達装置
　　　７００ｐ　　一次回路系
　　　７００ｓ　　二次回路系
　　　７１０　　第１チップ
　　　７１１　　スイッチ回路
　　　７１２　　基準電圧生成回路
　　　７１３　　整流回路
　　　７２０　　第２チップ
　　　７２１　　駆動回路
　　　７２２　　受信回路
　　　７２３　　バッファ
　　　７２４　　多数決回路
　　　７２５　　発振回路
　　　７２６　　電源駆動回路
　　　７３０　　第３チップ（絶縁回路）
　　　７３１～７３６、７４１～７４４　　絶縁素子（トランス）
　　　７３２Ｐ、７３４Ｐ　　正相絶縁素子（トランス）
　　　７３２Ｎ、７３４Ｎ　　逆相絶縁素子（トランス）
　　　７３１ｐ、７３３ｐ、７３５ｐ、７３６ｐ、７４１ｐ、７４２ｐ、７４３ｐ、７４４ｐ　　一次側コイル
　　　７３１ｓ、７３３ｓ、７３５ｓ、７３６ｓ、７４１ｓ、７４２ｓ、７４３ｓ、７４４ｓ　　二次側コイル
　　　ａ１～ａ８　　パッド（第１の電流供給用パッドに相当）
　　　ｂ１～ｂ８　　パッド（第１の電圧測定用パッドに相当）
　　　ｃ１～ｃ４　　パッド（第２の電流供給用パッドに相当）
　　　ｄ１～ｄ４　　パッド（第２の電圧測定用パッドに相当）
　　　ｅ１、ｅ２　　パッド
　　　Ｃ１１～Ｃ１８、Ｃ２１～Ｃ２５　　コンデンサ
　　　ＣＭＰ　　コンパレータ
　　　ＣＯＮＴ　　制御回路
　　　ＣＰ１１、ＣＰ１２、ＣＰ２１～ＣＰ２４　　昇圧回路
　　　Ｄ１１　　ツェナーダイオード
　　　ＩＮＶ　　インバータ
　　　Ｌ１ｐ、Ｌ２ｐ　　一次側コイル
　　　Ｌ１ｓ、Ｌ２ｓ、Ｌ３ｓ、Ｌ４ｓ　　二次側コイル
　　　ｎ１１～ｎ１６、ｎ２１～ｎ２４　　トランジスタ（ｎｐｎ型バイポーラトランジスタ）
　　　Ｎ１１～Ｎ１４　　トランジスタ（Ｎチャネル型ＭＯＳ電界効果トランジスタ）
　　　ＰＷ　　絶縁電源回路
　　　Ｒ１１～Ｒ１９、Ｒ１Ａ、Ｒ２１、Ｒ２２　　抵抗
　　　ＳＷ１～ＳＷ１４　　スイッチ素子
　　　Ｔ２１、Ｔ２２、Ｔ２３、Ｔ２４、Ｔ２５、Ｔ２６　　外部端子
　　　Ｘ　　第１方向
　　　Ｘ２１、Ｘ２２、Ｘ２３　　内部端子
　　　Ｙ　　第２方向
　　　Ｙ２１、Ｙ２２、Ｙ２３　　配線
　　　Ｚ　　法線方向
　　　Ｚ２１、Ｚ２２、Ｚ２３　　ビア
　　　ＺＬ、ＺＬ１、ＺＬ２　　　負荷

Claims (21)

  1. 　導通状態／非導通状態に制御される構成のスイッチ部と、
    　前記スイッチ部を前記導通状態に制御する構成の導通回路と、
    　少なくとも前記スイッチ部を前記導通状態から前記非導通状態に調整する調整回路と、
    　制御信号を受信し、前記導通回路及び前記調整回路の少なくとも一方にパルス信号を供給するパルス供給回路と、を有し、
    　前記導通回路は、
    　　前記パルス供給回路と接続される第１一次側コイルと、前記第１一次側コイルと電磁結合される第１二次側コイルとを有する第１絶縁素子を有し、前記第１一次側コイルに供給された前記パルス信号の立ち上がり時に流れる誘導電流で前記スイッチ部を前記導通状態にするように構成され、
    　前記調整回路は、
    　　前記パルス供給回路と接続される第２一次側コイルと、前記第２一次側コイルと電磁結合される第２二次側コイルとを有する第２絶縁素子と、
    　　前記パルス信号の立ち上がり時に前記第２二次側コイルに流れる誘導電流で前記スイッチ部の制御端子の電圧を調整して前記スイッチ部を前記非導通状態に調整する調整素子と、を有し、
    　前記パルス供給回路は、前記制御信号が第１レベルのとき前記第１一次側コイルに前記パルス信号を供給し、前記制御信号が前記第１レベルから前記第１レベルと異なる第２レベルに切り替わった時点から、前記第２一次側コイルに前記パルス信号を供給し、
    　前記制御信号が前記第１レベルであるときに前記スイッチ部が前記導通状態に設定されるように構成される絶縁スイッチ。
  2. 　前記導通回路は、前記第１二次側コイルと前記スイッチ部の制御端子との間に、前記第１二次側コイルに発生する誘導電流が流れる方向を順方向とするダイオードが配置された構成を有する請求項１に記載の絶縁スイッチ。
  3. 　前記スイッチ部は、ｎチャンネル型ＭＯＳトランジスタを有し、
    　前記導通回路は、前記誘導電流がゲートに流入するように構成され、
    　前記調整回路は、前記ゲートから電流を引き抜くように構成されている請求項１に記載の絶縁スイッチ。
  4. 　前記スイッチ部は、ｐチャンネル型ＭＯＳトランジスタを有し、
    　前記導通回路は、前記誘導電流でゲートから電流を引き抜くように構成され、
    　前記調整回路は、前記ゲートに電流を供給するように構成されている請求項１に記載の絶縁スイッチ。
  5. 　前記スイッチ部は、第１スイッチング素子と第２スイッチング素子とを直列に接続した構成を有し、
    　前記第１スイッチング素子及び前記第２スイッチング素子は、ともにｎチャンネル型ＭＯＳトランジスタ又はｐチャンネル型ＭＯＳトランジスタであり、
    　前記導通回路は、前記第１二次側コイルの第１端が、両スイッチング素子のゲート同士が接続されている接続点に接続され、第２端が、両スイッチング素子のソース同士が接続された接続点に接続された請求項１に記載の絶縁スイッチ。
  6. 　前記調整回路は、前記スイッチ部を形成するスイッチング素子のゲートとソースとの間に接続された調整スイッチング素子を有し、前記第２二次側コイルの誘導電流で、前記調整スイッチング素子をＯＮにするように構成される請求項１に記載の絶縁スイッチ。
  7. 　前記調整回路は、前記制御信号が前記第１レベルのとき、前記導通回路の前記スイッチ部を導通状態にする動作を補助可能な構成であり、
    　前記制御信号が前記第１レベルのとき、前記パルス供給回路は、前記第２絶縁素子の前記第２一次側コイルに前記パルス信号を供給するように構成されている請求項１に記載の絶縁スイッチ。
  8. 　前記導通回路は、前記制御信号が前記第１レベルのとき、前記調整回路の前記スイッチ部を非導通状態にする動作を抑制する構成であり、前記第１二次側コイルの誘導電流で、前記調整スイッチング素子をＯＦＦにするように構成される請求項６に記載の絶縁スイッチ。
  9. 　複数の前記第１二次側コイルが、直列に接続されており、
    　各前記第１二次側コイルと電磁結合される前記第１一次側コイルを有するように構成されている請求項１に記載の絶縁スイッチ。
  10. 　前記第１二次側コイルと、前記第２二次側コイルとが直列に接続されており、前記第２二次側コイルの巻き線方向と前記第１二次側コイルの巻き線方向とは逆である請求項１に記載の絶縁スイッチ。
  11. 　前記第１絶縁素子が前記第２絶縁素子を兼ねる構成である請求項１に記載の絶縁スイッチ。
  12. 　前記パルス供給回路は、前記制御信号が前記第２レベルから前記第１レベルに切り替わった時点から予め決められた期間、第１周期で前記パルス信号を生成した後、前記第１周期よりも長い第２周期で前記パルス信号を生成するように構成される請求項１に記載の絶縁スイッチ。
  13. 　前記パルス供給回路は、前記制御信号が前記第１レベルのとき、前記第１一次側コイルの第１端に前記パルス信号を供給し、前記制御信号が前記第２レベルのとき、前記第１一次側コイルに前記パルス信号を供給しない構成である請求項１１に記載の絶縁スイッチ。
  14. 　前記調整回路は、前記スイッチ部の制御端子とグラウンド電位とに接続される抵抗器で構成されている請求項１１に記載の絶縁スイッチ。
  15. 　前記調整回路は、
    　前記第１二次側コイルと並列に接続された第１調整スイッチング素子と、
    　前記第２二次側コイルと並列に接続された第２調整スイッチング素子とを有し、
    　前記第２一次側コイルに前記パルス信号が供給されているときに前記第２二次側コイルによって誘導される電流によって前記第１調整スイッチング素子をＯＮに切り替え、
    　前記第１一次側コイルに前記パルス信号が供給されているときに前記第１二次側コイルによって誘導される電流によって前記第２調整スイッチング素子をＯＮに切り替え、
    　前記第１調整スイッチング素子をＯＦＦに切り替える構成を有する請求項１に記載の絶縁スイッチ。
  16. 　前記導通回路は、前記第１二次側コイルと前記スイッチ部の制御端子との間に直列に接続された複数段の昇圧回路を含み、
    　前記複数段の昇圧回路のうち、奇数段の昇圧回路は、それぞれ、前記第１二次側コイルに生じる誘導電流が流れる方向を順方向とするように前記第１二次側コイルと前記スイッチ部の制御端子との間に接続された第１ダイオードと、前記第１ダイオードのカソードと前記第２二次側コイルとの間に接続された第１コンデンサと、を含み、
    　前記複数段の昇圧回路のうち、偶数段の昇圧回路は、それぞれ、前記第１二次側コイルに生じる誘導電流が流れる方向を順方向とするように前記第１二次側コイルと前記スイッチ部の制御端子との間に接続された第２ダイオードと、前記第２ダイオードのカソードと前記第１二次側コイルとの間に接続された第２コンデンサと、を含む、請求項１に記載の絶縁スイッチ。
  17. 　前記調整回路は、
    　前記第１二次側コイルと並列に接続された第１調整スイッチング素子と、
    　前記第２二次側コイルと前記第１調整スイッチング素子の制御端子との間に接続された第１トランジスタと、
    　前記第１トランジスタの第１主電極と制御端子との間に接続された第１コンデンサと、
    　前記第１トランジスタの第２主電極と制御端子との間に接続された第１抵抗と、
    　を含む、請求項１に記載の絶縁スイッチ。
  18. 　前記調整回路は、
    　前記第２二次側コイルと並列に接続された第２調整スイッチング素子と、
    　前記第１二次側コイルと前記第２調整スイッチング素子の制御端子との間に接続された第２トランジスタと、
    　前記第２トランジスタの第１主電極と制御端子との間に接続された第２コンデンサと、
    　前記第２トランジスタの第２主電極と制御端子との間に接続された第２抵抗と、
    　を含む、請求項１７に記載の絶縁スイッチ。
  19. 　前記第１一次側コイルと前記第２一次側コイルが直列に接続されており、前記第１一次側コイルの巻き線方向と前記第２一次側コイルの巻き線方向が逆である、請求項１に記載の絶縁スイッチ。
  20. 　前記第１二次側コイルに直列に接続された第３一次側コイルと、前記第３一次側コイルと電磁結合される第３二次側コイルとを有する第３絶縁素子と、
    　前記第２二次側コイルに直列に接続された第４一次側コイルと、前記第４一次側コイルと電磁結合される第４二次側コイルとを有する第４絶縁素子と、
    　をさらに有し、前記第３二次側コイル及び前記第４二次側コイルそれぞれに流れる誘導電流で前記スイッチ部が制御される、請求項１に記載の絶縁スイッチ。
  21. 　請求項１から請求項２０のいずれかに記載の絶縁スイッチを有するシーケンサ。
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