JPH01170116A - Ｂｉ−ＭＯＳ論理回路 - Google Patents
Ｂｉ−ＭＯＳ論理回路Info
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- JPH01170116A JPH01170116A JP62328107A JP32810787A JPH01170116A JP H01170116 A JPH01170116 A JP H01170116A JP 62328107 A JP62328107 A JP 62328107A JP 32810787 A JP32810787 A JP 32810787A JP H01170116 A JPH01170116 A JP H01170116A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は同一基板上に形成されたバイポーラトランジ
スタとＭＯＳＦＥＴとによ、り構成されるＢｉ−ＭＯＳ
論理回路に関し、特に出力負荷の大ぎい回路を高速に動
作させる半導体論理回路として使用されるＢｉ −ＭＯ
Ｓ論理回路に関する。
スタとＭＯＳＦＥＴとによ、り構成されるＢｉ−ＭＯＳ
論理回路に関し、特に出力負荷の大ぎい回路を高速に動
作させる半導体論理回路として使用されるＢｉ −ＭＯ
Ｓ論理回路に関する。
（従来の技術）
従来の［Ｂｉ −ＭＯＳ論理回路の一例として２人力Ｎ
ＡＮＤ回路を第８図に示す。第８図の回路において、１
はＮＰＮバイポーラトランジスタＱｌ 、Ｑ２より成る
バイポーラトーテムポール型出カバソファであり、トラ
ンジスタＱ１はプルアップ用、トランジスタＱ２はプル
ダウン用として用いられる。２はＣＭＯＳプッシュプル
論理回路による２人力ＮＡＮＤゲートであり、２ＩのＰ
型ＭＯＳＦＥＴＱ３ 、Ｑ４と、２個（１）Ｎ’Ｊ！Ｍ
ＯＳＦＥＴＱ５ 、Ｑ６より構成されている。この２人
力ＮＡＮＤゲート２の出力はプルアップ用のＮＰＮトラ
ンジスタＱ１のベースに接続されている。Ｎ型Ｍｏ８Ｆ
ＥＴＱ７〜Ｑ９はプルダウン用のＮＰＮトランジスタＱ
２をスイッチング制御するたメツもので、Ｎ型Ｍｏ８Ｆ
ＥＴＱ７ 、Ｑ８ は、２人力ＮＡＮＤゲート２の放電
側回路すなわちＮ型Ｍｏ８ＦＥＴＱ５ 、Ｑ６に対応す
るものである。つまり、Ｎ型Ｍｏ８ＦＥＴＱ５ 、Ｑ６
が共にオン状態となってプルアップ用のＮＰＮトランジ
スタＱ１のベース電流が引抜かれる時には、Ｎ型Ｍｏ５
ＦＥＴＱ１．０８もそれぞれオンし、コレによってプル
ダウン用のＮＰＮトランジスタＱ２にベースＮ流を供給
する構成になっている。また、Ｎ８１Ｍ０８ＦＥＴＱ９
はＮＰＮトランジスタＱ２のベース電流を引抜くための
もので、２人力ＮＡＮＤゲート２のＰ型ＭＯＳＦＥＱ３
、Ｑ４のいずれかがオンしてＮＰＮトランジスタＱ１
がオン状態に１ｌＪｔＥされる時に、出力端子の高レベ
ル電位を受けてＭＯＳＦＥＴＱ９がオンし、ＮＰＮトラ
ンジスタＱ２をオフさせる。
ＡＮＤ回路を第８図に示す。第８図の回路において、１
はＮＰＮバイポーラトランジスタＱｌ 、Ｑ２より成る
バイポーラトーテムポール型出カバソファであり、トラ
ンジスタＱ１はプルアップ用、トランジスタＱ２はプル
ダウン用として用いられる。２はＣＭＯＳプッシュプル
論理回路による２人力ＮＡＮＤゲートであり、２ＩのＰ
型ＭＯＳＦＥＴＱ３ 、Ｑ４と、２個（１）Ｎ’Ｊ！Ｍ
ＯＳＦＥＴＱ５ 、Ｑ６より構成されている。この２人
力ＮＡＮＤゲート２の出力はプルアップ用のＮＰＮトラ
ンジスタＱ１のベースに接続されている。Ｎ型Ｍｏ８Ｆ
ＥＴＱ７〜Ｑ９はプルダウン用のＮＰＮトランジスタＱ
２をスイッチング制御するたメツもので、Ｎ型Ｍｏ８Ｆ
ＥＴＱ７ 、Ｑ８ は、２人力ＮＡＮＤゲート２の放電
側回路すなわちＮ型Ｍｏ８ＦＥＴＱ５ 、Ｑ６に対応す
るものである。つまり、Ｎ型Ｍｏ８ＦＥＴＱ５ 、Ｑ６
が共にオン状態となってプルアップ用のＮＰＮトランジ
スタＱ１のベース電流が引抜かれる時には、Ｎ型Ｍｏ５
ＦＥＴＱ１．０８もそれぞれオンし、コレによってプル
ダウン用のＮＰＮトランジスタＱ２にベースＮ流を供給
する構成になっている。また、Ｎ８１Ｍ０８ＦＥＴＱ９
はＮＰＮトランジスタＱ２のベース電流を引抜くための
もので、２人力ＮＡＮＤゲート２のＰ型ＭＯＳＦＥＱ３
、Ｑ４のいずれかがオンしてＮＰＮトランジスタＱ１
がオン状態に１ｌＪｔＥされる時に、出力端子の高レベ
ル電位を受けてＭＯＳＦＥＴＱ９がオンし、ＮＰＮトラ
ンジスタＱ２をオフさせる。
つまり、第８図の回路は、Ａ、Ｂを入力信号とし、ＮＰ
ＮトランジスタＱ１と０２の接続点の電位を出力信号と
する２人力ＮＡＮＤ回路として動作する。
ＮトランジスタＱ１と０２の接続点の電位を出力信号と
する２人力ＮＡＮＤ回路として動作する。
このように構成されるＢｉ −ＭＯ３論理回路は、通常
のＣＭＯＳプッシュプル論理回路と異なり、論理回路の
出力によって負荷を直接充放電するのでなく、バイポー
ラトランジスタを介して負荷を充放電するため、バイポ
ーラトランジスタのａ周波エミッタ接地′Ｆ！ｉ流増幅
率βだけ出力負荷の駆動電流が増加する。
のＣＭＯＳプッシュプル論理回路と異なり、論理回路の
出力によって負荷を直接充放電するのでなく、バイポー
ラトランジスタを介して負荷を充放電するため、バイポ
ーラトランジスタのａ周波エミッタ接地′Ｆ！ｉ流増幅
率βだけ出力負荷の駆動電流が増加する。
したがって、第９図に示すように、ファンアウトすなわ
ち出力負荷が大きくなるほど第８図のＢｉ −ＭＯＳ論
理回路による負荷の充放電時間はプッシュプルＣＭＯ３
論理回路の充放電時間より速くなる。
ち出力負荷が大きくなるほど第８図のＢｉ −ＭＯＳ論
理回路による負荷の充放電時間はプッシュプルＣＭＯ３
論理回路の充放電時間より速くなる。
しかしながら、第８図に示したようなりｉ −ＭＯＳ論
理回路では、入力Ａおよび８に接続されるゲート容量は
プッシュプルＣＭＯＳ論理回路比べ、Ｎ型ＭＯＳＦＥＴ
Ｑ７ 、Ｑ８の分だけ大きくなる。このため、入力Ａま
たはＢを駆動する回路の充放電にその分時間がかかり、
Ｂｉ −ＭＯＳ論理回路の一段あたりの遅延時間を増大
させる欠点がある。
理回路では、入力Ａおよび８に接続されるゲート容量は
プッシュプルＣＭＯＳ論理回路比べ、Ｎ型ＭＯＳＦＥＴ
Ｑ７ 、Ｑ８の分だけ大きくなる。このため、入力Ａま
たはＢを駆動する回路の充放電にその分時間がかかり、
Ｂｉ −ＭＯＳ論理回路の一段あたりの遅延時間を増大
させる欠点がある。
このような入力ゲート容量を低減することを目的とした
回路としては、第１０図のようなものがある。
回路としては、第１０図のようなものがある。
第１０図の回路は、ドレインを電源電位Ｖｏ。
端子に接続したＰＦＪ！ＭＯＳＦ Ｅ ＴＱＩＯのゲー
トと、ソースを接地電位Ｖｓｓ端子に接続したＮ型ＭＯ
ＳＦＥＴＱＩＩのゲートにクロック信号φをそれぞれ与
えた同期型ＮＡＮＤ回路である。Ｑ１０のソースとＱｌ
ｌのドレインの間にはゲートに入力信号Ａ、Ｂが供給さ
れるＮ型ＭＯ３ＦＥＴＱ１２゜Ｑ１３が挿入され、ＦＥ
ＴＱｔｏとＱ１２の接続点が出力端子となる。
トと、ソースを接地電位Ｖｓｓ端子に接続したＮ型ＭＯ
ＳＦＥＴＱＩＩのゲートにクロック信号φをそれぞれ与
えた同期型ＮＡＮＤ回路である。Ｑ１０のソースとＱｌ
ｌのドレインの間にはゲートに入力信号Ａ、Ｂが供給さ
れるＮ型ＭＯ３ＦＥＴＱ１２゜Ｑ１３が挿入され、ＦＥ
ＴＱｔｏとＱ１２の接続点が出力端子となる。
このように構成される同期型ＮＡＮＤ回路の動作を第１
１図のタイミングチャートを参照して説明する。クロッ
ク信号φが°°Ｌ°゛の時は、ＱＩＧがオン、Ｑｌｌが
オフするので、出力Ａ−８は“Ｈ”レベルに充電される
。この期間つまりクロック信口φが“Ｌ”レベルの時に
入力ＡおよびＢの電位を確定させ、そしてクロック信号
φを“Ｈ”レベルにすることにより、入力Ａ、Ｂが共に
“Ｈ”レベルならば出力Ａ−８は“し”レベルに放電さ
れ、いずれか一方または両方が“Ｌ”レベルならば出力
Ａ−Ｂは゛トビ°レベルに充電されたままになる。
１図のタイミングチャートを参照して説明する。クロッ
ク信号φが°°Ｌ°゛の時は、ＱＩＧがオン、Ｑｌｌが
オフするので、出力Ａ−８は“Ｈ”レベルに充電される
。この期間つまりクロック信口φが“Ｌ”レベルの時に
入力ＡおよびＢの電位を確定させ、そしてクロック信号
φを“Ｈ”レベルにすることにより、入力Ａ、Ｂが共に
“Ｈ”レベルならば出力Ａ−８は“し”レベルに放電さ
れ、いずれか一方または両方が“Ｌ”レベルならば出力
Ａ−Ｂは゛トビ°レベルに充電されたままになる。
この回路はプッシュプルＣＭＯＳ論理回路と異なり、入
力Ａ、Ｂは出力充電用のＰ型ＭＯＳＦ ＥＴのゲートに
は接続されていないため入力ゲート容量が小さく、その
入力ゲート容量の充電を高速に行うことができる。
力Ａ、Ｂは出力充電用のＰ型ＭＯＳＦ ＥＴのゲートに
は接続されていないため入力ゲート容量が小さく、その
入力ゲート容量の充電を高速に行うことができる。
しかしながら、出力負荷容量を充電する時にはＰ型ＭＯ
ＳＦＥＴＱＩＯ１放電時ニＧ、ｔ Ｎ型ＭＯＳＦＥＴＱ
ＩＩ、 Ｑ１２． Ｑ１３が直接駆動するため、第８図
に示したＢｉ−ＭＯＳ論理回路に比べ、出力負荷の充放
電に時間がかかる欠点がある。
ＳＦＥＴＱＩＯ１放電時ニＧ、ｔ Ｎ型ＭＯＳＦＥＴＱ
ＩＩ、 Ｑ１２． Ｑ１３が直接駆動するため、第８図
に示したＢｉ−ＭＯＳ論理回路に比べ、出力負荷の充放
電に時間がかかる欠点がある。
（発明が解決しようとする問題点）
この発明は前述の事情に鑑みなされたもので、従来のＢ
ｉ −ＭＯＳ論理回路では入力ゲート容量が増大してし
まう点を改善し、出力負荷の駆動力が大きくしかも入力
ゲート容量の小さいＢｉ −ＭＯＳ論理回路を提供する
ことを目的とする。
ｉ −ＭＯＳ論理回路では入力ゲート容量が増大してし
まう点を改善し、出力負荷の駆動力が大きくしかも入力
ゲート容量の小さいＢｉ −ＭＯＳ論理回路を提供する
ことを目的とする。
［発明の構成］
（問題点を解決するための手段と作用）この発明による
Ｂｉ −ＭＯＳ論理回路は、電源電位供給端子にコレク
タが接続されエミッタが信号出力端子に接続された第１
のＮＰＮバイポーラトランジスタと、前記信号出力端子
にコレクタが接続されエミッタが接地電位供給端子に接
続された第２のＮＰＮバイポーラトランジスタと、ゲー
トに入力信号がそれぞれ供給される複数のＭＯＳＦＥＴ
より構成され前記入力信号の組合わせに応じてスイッチ
ング制御されるスイッチ回路と、クロック信号またはそ
の反転クロック信号がゲートに供給されるＭＯＳＦＥＴ
とを具備し、前記スイッチ回路と前記ＭＯＳＦＥＴの直
列接続より成る直列回路の一端を前記第１または第２の
いずれか一方のＮＰＮバイポーラトランジスタのベース
に接続し、他方のＮＰＮバイポーラトランジスタを前記
クロック信号に基づいてスイッチング制御することを特
徴とする。
Ｂｉ −ＭＯＳ論理回路は、電源電位供給端子にコレク
タが接続されエミッタが信号出力端子に接続された第１
のＮＰＮバイポーラトランジスタと、前記信号出力端子
にコレクタが接続されエミッタが接地電位供給端子に接
続された第２のＮＰＮバイポーラトランジスタと、ゲー
トに入力信号がそれぞれ供給される複数のＭＯＳＦＥＴ
より構成され前記入力信号の組合わせに応じてスイッチ
ング制御されるスイッチ回路と、クロック信号またはそ
の反転クロック信号がゲートに供給されるＭＯＳＦＥＴ
とを具備し、前記スイッチ回路と前記ＭＯＳＦＥＴの直
列接続より成る直列回路の一端を前記第１または第２の
いずれか一方のＮＰＮバイポーラトランジスタのベース
に接続し、他方のＮＰＮバイポーラトランジスタを前記
クロック信号に基づいてスイッチング制御することを特
徴とする。
このＢ＋−ＭＯＳ論理回路にあっては、クロック信号に
基づいてスイッチング制御される方のＮＰＮバイポーラ
トランジスタがオフ状態に制御される期間において、他
方のＮＰＮパイボーラトランジスタがスイッチ回路の導
通状態に応じてスイッチング制御される。スイッチ回路
は複数のＮ型ＭＯＳＦＥＴより構成でき、この場合スイ
ッチ回路は通常のＣＭＯＳプッシュプル論理回路の放置
側回路部に対応した構成となる。また、スイッチ回路を
複数のＰ型ＭＯＳＦＥＴで構成することもできる。この
場合には、スイッチ回路は通常のＣＭＯＳプッシュプル
論理回路の充電側回路部に対応した構成となる。このよ
うな構成にすることによって、従来のＢｉ −ＭＯＳ論
理回路に比べ、入力信号がゲートに印加されるＭＯＳＦ
ＥＴの数を減らずことができ、入力ゲート容量を減少で
きる。したがって、この入力ゲート容量に起因する動作
速度の遅れを解消でき、高速で動作するＢ１−ＭＯＳ論
理回路が得られる。
基づいてスイッチング制御される方のＮＰＮバイポーラ
トランジスタがオフ状態に制御される期間において、他
方のＮＰＮパイボーラトランジスタがスイッチ回路の導
通状態に応じてスイッチング制御される。スイッチ回路
は複数のＮ型ＭＯＳＦＥＴより構成でき、この場合スイ
ッチ回路は通常のＣＭＯＳプッシュプル論理回路の放置
側回路部に対応した構成となる。また、スイッチ回路を
複数のＰ型ＭＯＳＦＥＴで構成することもできる。この
場合には、スイッチ回路は通常のＣＭＯＳプッシュプル
論理回路の充電側回路部に対応した構成となる。このよ
うな構成にすることによって、従来のＢｉ −ＭＯＳ論
理回路に比べ、入力信号がゲートに印加されるＭＯＳＦ
ＥＴの数を減らずことができ、入力ゲート容量を減少で
きる。したがって、この入力ゲート容量に起因する動作
速度の遅れを解消でき、高速で動作するＢ１−ＭＯＳ論
理回路が得られる。
（実施例）
以下、図面を参照してこの発明の詳細な説明する。
第１図にこの発明の一実施例に係わる。Ｂｉ−ＭＯＳ論
理回路を示す。第１図において、１０はバイポーラトー
テムポール型出力バッファであり、ベースにクロック信
号１が供給されるプルアップ用ＮＰＮバイポーラトラン
ジスタＱ１１と、プルダウン用ＮＰＮバイポーラトラン
ジスタＱ１２から構成されている。そして、これらのト
ランジスタＱ１１とＱ１２の接続点がこの日ｉ −ＭＯ
Ｓ論理回路の信号出力端子となる。２０はそれぞれのゲ
ートに入力信号が供給される複数のＮ型ＭＯＳＦ Ｅ
Ｔで構成されたスイッチ回路であり、このスイッチ回路
は入力信号の組合わせに応じてオン・オフ制御される。
理回路を示す。第１図において、１０はバイポーラトー
テムポール型出力バッファであり、ベースにクロック信
号１が供給されるプルアップ用ＮＰＮバイポーラトラン
ジスタＱ１１と、プルダウン用ＮＰＮバイポーラトラン
ジスタＱ１２から構成されている。そして、これらのト
ランジスタＱ１１とＱ１２の接続点がこの日ｉ −ＭＯ
Ｓ論理回路の信号出力端子となる。２０はそれぞれのゲ
ートに入力信号が供給される複数のＮ型ＭＯＳＦ Ｅ
Ｔで構成されたスイッチ回路であり、このスイッチ回路
は入力信号の組合わせに応じてオン・オフ制御される。
そして、このスイッチ回路２０は、ゲートに１の反転ク
ロック信号φが供給されるＮ型ＭＯＳＦＥＴＱ１３と直
列接続され、信号出力端子とＮＰＮバイポーラトランジ
スタＱ１２のベース間に挿入されている。Ｎ！１Ｍ０８
ＦＥＴＱ１４は、トランジスタＱ１２のベース電流引抜
き用として設けられたものであり、そのドレインはトラ
ンジスタＱ１２のベースに、ソースは接地電位Ｖｓｓ端
子に、またゲートは信号出力端子に接続されている。
ロック信号φが供給されるＮ型ＭＯＳＦＥＴＱ１３と直
列接続され、信号出力端子とＮＰＮバイポーラトランジ
スタＱ１２のベース間に挿入されている。Ｎ！１Ｍ０８
ＦＥＴＱ１４は、トランジスタＱ１２のベース電流引抜
き用として設けられたものであり、そのドレインはトラ
ンジスタＱ１２のベースに、ソースは接地電位Ｖｓｓ端
子に、またゲートは信号出力端子に接続されている。
このような構成のｓｔ −ＭＯＳ論理回路にあっては、
プルアップ用のＮＰＮバイポーラトランジスタＱ１１は
クロック信号１によりスイッチング制御され、プルダウ
ン用のＮＰＮバイポーラトランジスタＱ１２はスイッチ
回路２０の導通状態によってスイッチング制御される。
プルアップ用のＮＰＮバイポーラトランジスタＱ１１は
クロック信号１によりスイッチング制御され、プルダウ
ン用のＮＰＮバイポーラトランジスタＱ１２はスイッチ
回路２０の導通状態によってスイッチング制御される。
この場合、トランジスタＱ１２のスイッチング制御は、
クロック信号φが” Ｈ”レベルでＮ型ＭＯＳＦＥＴＱ
１３がオン状態になっているｗ４間に行われる。すなわ
ち、クロック信号φが“°Ｌ″の期間（蔓はＨ”レベル
）においてプルアップ用ＮＰＮバイポーラトランジスタ
Ｑｌｌによって出力負荷を充電しておき、クロック信号
φが“Ｈ″レベルなるｗ４門においてその充電された出
力負荷を放電するか否かがスイッチ回路２０の導通状態
によって決定される。したがって、この）Ｂｉ−ＭＯＳ
回路では、スイッチ回路２０は出力負荷の放電時のみに
作用することになるので、このスイッチ回路２０を通常
のＣＭＯＳプッシュプル論理回路の放電側回路に対応し
た構成とすることにより、所望の論理回路を構成するこ
とが可能となる。
クロック信号φが” Ｈ”レベルでＮ型ＭＯＳＦＥＴＱ
１３がオン状態になっているｗ４間に行われる。すなわ
ち、クロック信号φが“°Ｌ″の期間（蔓はＨ”レベル
）においてプルアップ用ＮＰＮバイポーラトランジスタ
Ｑｌｌによって出力負荷を充電しておき、クロック信号
φが“Ｈ″レベルなるｗ４門においてその充電された出
力負荷を放電するか否かがスイッチ回路２０の導通状態
によって決定される。したがって、この）Ｂｉ−ＭＯＳ
回路では、スイッチ回路２０は出力負荷の放電時のみに
作用することになるので、このスイッチ回路２０を通常
のＣＭＯＳプッシュプル論理回路の放電側回路に対応し
た構成とすることにより、所望の論理回路を構成するこ
とが可能となる。
第２図は第１図に示したＢｉ −ＭＯＳ論理回路で２人
力ＮＡＮＤ回路を構成した例である。この場合、スイッ
チ回路２０は、入力信ＯＡ 、 Ｂをそれぞれのゲート
入力とするＮ型ＭＯＳＦＥＴＱ２１゜Ｑ２２の直列接続
から構成される。つまり、このスイッチ回路２０は、プ
ッシュプルＣＭＯＳ回路で２人力ＮＡＮＤゲートを構成
した場合におけるその放電側四路部に対応している。こ
の第２図の２人力ＮＡＮＤ回路の動作を第３図のタイミ
ングチャートを参照して説明する。
力ＮＡＮＤ回路を構成した例である。この場合、スイッ
チ回路２０は、入力信ＯＡ 、 Ｂをそれぞれのゲート
入力とするＮ型ＭＯＳＦＥＴＱ２１゜Ｑ２２の直列接続
から構成される。つまり、このスイッチ回路２０は、プ
ッシュプルＣＭＯＳ回路で２人力ＮＡＮＤゲートを構成
した場合におけるその放電側四路部に対応している。こ
の第２図の２人力ＮＡＮＤ回路の動作を第３図のタイミ
ングチャートを参照して説明する。
クロック信＠蔓が“Ｈ″の時、すなわちクロック信りφ
が“Ｌ″の時は、プルアップ用ＮＰＮトランジスタＱ１
１がオンし、Ｎ型ＭＯ３ＦＥＴＱ１３がオフすることに
より、出力Ａ−８の電位が上昇し、プルダウン用トラン
ジスタＱ１２のベース電荷はＮ型ＭＯＳＦＥＴＱ１４に
より引抜かれてオフする。従って、出力Ａ−８はトラン
ジスタＱ１１により“Ｈ”レベルに充電される。
が“Ｌ″の時は、プルアップ用ＮＰＮトランジスタＱ１
１がオンし、Ｎ型ＭＯ３ＦＥＴＱ１３がオフすることに
より、出力Ａ−８の電位が上昇し、プルダウン用トラン
ジスタＱ１２のベース電荷はＮ型ＭＯＳＦＥＴＱ１４に
より引抜かれてオフする。従って、出力Ａ−８はトラン
ジスタＱ１１により“Ｈ”レベルに充電される。
入力Ａ、Ｂは、このようにクロック信号アが゛［１”、
クロック信号φが“Ｌ″の期間内に確定される。そして
、次のサイクルでクロック信号１がＬ″、φが“Ｈ”レ
ベルになると、Ｎ型ＭＯＳＦＥＴＱ１３がオンｔ６ため
、入力Ａ、Ｂか共にＨ”レベルの場合はスイッチ回路２
０がオンし、プルダウン用ＮＰＮトランジスタＱ１２に
ベース電流が供給される。この時、ＮＰＮトランジスタ
Ｑ１１はオフであるため、出力Ａ−８はＬ”レベルとな
る。また、入力Ａ、Ｂの内の少なくとも一方が“Ｌ”レ
ベルの場合は、Ｎ’ｌ！ＭＯＳＦＥＴＱ２１． Ｑ２２
のいずれか一方はオフするので、スイッチ回路２０はオ
ンにならず、プルダウン用トランジスタＱ１２にはベー
ス電流が流れ込まない。したがって、ＮＰＮトランジス
タＱ１２はオフのままであり、出力Ａ・８は“Ｈ”レベ
ルが保持される。
クロック信号φが“Ｌ″の期間内に確定される。そして
、次のサイクルでクロック信号１がＬ″、φが“Ｈ”レ
ベルになると、Ｎ型ＭＯＳＦＥＴＱ１３がオンｔ６ため
、入力Ａ、Ｂか共にＨ”レベルの場合はスイッチ回路２
０がオンし、プルダウン用ＮＰＮトランジスタＱ１２に
ベース電流が供給される。この時、ＮＰＮトランジスタ
Ｑ１１はオフであるため、出力Ａ−８はＬ”レベルとな
る。また、入力Ａ、Ｂの内の少なくとも一方が“Ｌ”レ
ベルの場合は、Ｎ’ｌ！ＭＯＳＦＥＴＱ２１． Ｑ２２
のいずれか一方はオフするので、スイッチ回路２０はオ
ンにならず、プルダウン用トランジスタＱ１２にはベー
ス電流が流れ込まない。したがって、ＮＰＮトランジス
タＱ１２はオフのままであり、出力Ａ・８は“Ｈ”レベ
ルが保持される。
この第２図に示したＢｉ −ＭＯＳ論理回路から明らか
なように、この発明によるＢｉ −ＭＯＳｎ路にあって
は、第８図に示した従来の９ｉ −ＭＯＳ論理回路と比
べ、ＣＭＯＳプッシュプル論理ゲート２のゲート容量分
だけ入力ゲート容量が少なくなり、入力ゲート容量の充
放電時間を少なくすることができる。また、第１０図に
示した従来の同期型回路に比べ、出力負荷の充放電をバ
イポーラトランジスタを介して行なっているので、バイ
ポーラトランジスタの高周波エミッタ接地増幅率βだけ
出力電流が増加し、出力負荷を高速に充放電することが
できる。さらに、ＣＭＯＳ論理回路と同様に、充電時お
よび放電時共に回路中に貫通電流が流れないので、待機
時における低消費電力性の長所も有している。
なように、この発明によるＢｉ −ＭＯＳｎ路にあって
は、第８図に示した従来の９ｉ −ＭＯＳ論理回路と比
べ、ＣＭＯＳプッシュプル論理ゲート２のゲート容量分
だけ入力ゲート容量が少なくなり、入力ゲート容量の充
放電時間を少なくすることができる。また、第１０図に
示した従来の同期型回路に比べ、出力負荷の充放電をバ
イポーラトランジスタを介して行なっているので、バイ
ポーラトランジスタの高周波エミッタ接地増幅率βだけ
出力電流が増加し、出力負荷を高速に充放電することが
できる。さらに、ＣＭＯＳ論理回路と同様に、充電時お
よび放電時共に回路中に貫通電流が流れないので、待機
時における低消費電力性の長所も有している。
この発明によるＢｉ −ＭＯＳ論理回路の第２の実施例
を第４図に示す。この回路は、第１図に示した第１の実
施例の回路と同様にプルアップ用のＮＰＮバイポーラト
ランジスタＱ１１をクロック信ｑに応じてスイッチング
ｌｉＩ１１ｍｌシ、プルダウン用のＮＰＮバイポーラト
ランジスタＱ１２をスイッチ回路２０の導通状態に応じ
てスイッチング１ｉ１１１Ｉする構成であるが、Ｎ型Ｍ
ＯＳＦＥＴＱ１４のゲートを信号出力端子に接続する代
わりに、クロック信号１をそのゲートに供給している。
を第４図に示す。この回路は、第１図に示した第１の実
施例の回路と同様にプルアップ用のＮＰＮバイポーラト
ランジスタＱ１１をクロック信ｑに応じてスイッチング
ｌｉＩ１１ｍｌシ、プルダウン用のＮＰＮバイポーラト
ランジスタＱ１２をスイッチ回路２０の導通状態に応じ
てスイッチング１ｉ１１１Ｉする構成であるが、Ｎ型Ｍ
ＯＳＦＥＴＱ１４のゲートを信号出力端子に接続する代
わりに、クロック信号１をそのゲートに供給している。
このような構成にすると、Ｎ型ＭＯＳＦＥＴＱ１４がオ
ン、するのはクロック信＠１が“）」”レベルすなわち
出力負荷の充電時のみとなり、出力負荷の放電時におい
てプルダウン用のＮＰＮバイポーラトランジスタＱ１２
のベース電流がＦＥＴＱ１４を介して分流することがな
くなるので、第１図の回路よりも出力負荷を高速に放電
することが可能となる。
ン、するのはクロック信＠１が“）」”レベルすなわち
出力負荷の充電時のみとなり、出力負荷の放電時におい
てプルダウン用のＮＰＮバイポーラトランジスタＱ１２
のベース電流がＦＥＴＱ１４を介して分流することがな
くなるので、第１図の回路よりも出力負荷を高速に放電
することが可能となる。
この発明の第３の実施例を第５図に示す。この回路では
、Ｎ型ＭＯＳＦＥＴＱ１４のゲートを電源電位Ｖｏｏ端
子に接続し、このＦＥＴＣ１１４をノーマリ−オンにし
ているのが特徴である。このように１６と第４図の回路
に比べて、出力負荷の放電時にＮＰＮバイポーラトラン
ジスタＱ１２のベース電流がＦＥＴＱ１４を介して分流
されてしまう欠点があるが、第１図の回路に比べると、
信号出力端子からＦＥＴＱ１４のゲートへの帰還配線が
なくなるので、出力容量がこの０３のゲートの分だけ少
なくなり、その分高速化される長所がある。またこのよ
うにすると、第１図の回路に比し配線が簡単であるため
パターン的に作図し易い利点がある。
、Ｎ型ＭＯＳＦＥＴＱ１４のゲートを電源電位Ｖｏｏ端
子に接続し、このＦＥＴＣ１１４をノーマリ−オンにし
ているのが特徴である。このように１６と第４図の回路
に比べて、出力負荷の放電時にＮＰＮバイポーラトラン
ジスタＱ１２のベース電流がＦＥＴＱ１４を介して分流
されてしまう欠点があるが、第１図の回路に比べると、
信号出力端子からＦＥＴＱ１４のゲートへの帰還配線が
なくなるので、出力容量がこの０３のゲートの分だけ少
なくなり、その分高速化される長所がある。またこのよ
うにすると、第１図の回路に比し配線が簡単であるため
パターン的に作図し易い利点がある。
第６図は第４図に示した第２の実施例の構成によって複
合論理Ａ−８＋ （Ｃ＋Ｄ）・Ｅを構成した例である。
合論理Ａ−８＋ （Ｃ＋Ｄ）・Ｅを構成した例である。
この場合、スイッチ回路２０は図示のように各ゲートに
入力信号Ａ−Ｅがそれぞれ対応して供給される５個のＮ
ＩｊＩＭＯＳＦＥＴＱ２１〜Ｑ２５より構成される。こ
のスイッチ回路２０の構成は、通常のｃｖｏｓプッシュ
プル論理回路で複合論理Ａ −８＋ （Ｃ＋Ｄ）・Ｅを
構成した場合の放電側回路に対応したものである。
入力信号Ａ−Ｅがそれぞれ対応して供給される５個のＮ
ＩｊＩＭＯＳＦＥＴＱ２１〜Ｑ２５より構成される。こ
のスイッチ回路２０の構成は、通常のｃｖｏｓプッシュ
プル論理回路で複合論理Ａ −８＋ （Ｃ＋Ｄ）・Ｅを
構成した場合の放電側回路に対応したものである。
第７図にこの発明の第４の実施例を示す。この回路はス
イッチ回路２０をＮ型ＭＯＳＦＥＴでなくＰ型ＭＯＳＦ
ＥＴで構成したものである。つまり、この回路において
、２０’ はそれぞれのゲートに入力信号が供給される
複数のＰ型ＭＯＳＦＥＴで構成されたスイッチ回路であ
り、このスイッチ回路２０′ は入力信号の組合わせに
応じてオン・オフ制御される。そして、このスイッチ回
路２０′ は、ゲートにクロック信号φが供給されるＰ
型ＭＯＳＦＥＴＱ１５と直列接続され、電源電位Ｖｏｏ
端子とＮＰＮバイポーラトランジスタＱ１１のベース間
に挿入されている。Ｎ型ＭＯＳＦＥＴＱ１６は、トラン
ジスタＱ１１のベース電流引抜き用として設けられたも
のであり、そのドレインはトランジスタＱ１１のベース
に、ソースは接地電位Ｖｓｓ端子に接続され、またゲー
トにはクロック信号φが供給される。プルダウン用のＮ
ＰＮバイポーラトランジスタＱ１２のスイッチング制御
はクロック信号φに基づいて行われ、クロック信号φが
“Ｈ”レベルの期間では、ソース・ドレイン間の電流通
路が信号出力端子とＮＰＮバイポーラトランジスタＱ１
２ベースとの間に挿入されたＮ型ＭＯＳＦＥＴＱ１３に
よってトランジスタＱ１２にベース電流が供給されてト
ランジスタＱ１２がオンとなり、クロック信号φが“Ｌ
”レベルの期間はベース電流が供給されずトランジスタ
Ｑ１２はオフとなる。Ｎ型ＭＯＳＦＥＴＱ１４は、トラ
ンジスタＱ１２のベース′Ｉａ流引抜き用として設けら
れたもので、そのソース・ドレイン間の電流通路はトラ
ンジスタＱ１２のベースと接地Ｖａｓ端子間に挿入され
、そのゲートは信号出力端子に接続されている。
イッチ回路２０をＮ型ＭＯＳＦＥＴでなくＰ型ＭＯＳＦ
ＥＴで構成したものである。つまり、この回路において
、２０’ はそれぞれのゲートに入力信号が供給される
複数のＰ型ＭＯＳＦＥＴで構成されたスイッチ回路であ
り、このスイッチ回路２０′ は入力信号の組合わせに
応じてオン・オフ制御される。そして、このスイッチ回
路２０′ は、ゲートにクロック信号φが供給されるＰ
型ＭＯＳＦＥＴＱ１５と直列接続され、電源電位Ｖｏｏ
端子とＮＰＮバイポーラトランジスタＱ１１のベース間
に挿入されている。Ｎ型ＭＯＳＦＥＴＱ１６は、トラン
ジスタＱ１１のベース電流引抜き用として設けられたも
のであり、そのドレインはトランジスタＱ１１のベース
に、ソースは接地電位Ｖｓｓ端子に接続され、またゲー
トにはクロック信号φが供給される。プルダウン用のＮ
ＰＮバイポーラトランジスタＱ１２のスイッチング制御
はクロック信号φに基づいて行われ、クロック信号φが
“Ｈ”レベルの期間では、ソース・ドレイン間の電流通
路が信号出力端子とＮＰＮバイポーラトランジスタＱ１
２ベースとの間に挿入されたＮ型ＭＯＳＦＥＴＱ１３に
よってトランジスタＱ１２にベース電流が供給されてト
ランジスタＱ１２がオンとなり、クロック信号φが“Ｌ
”レベルの期間はベース電流が供給されずトランジスタ
Ｑ１２はオフとなる。Ｎ型ＭＯＳＦＥＴＱ１４は、トラ
ンジスタＱ１２のベース′Ｉａ流引抜き用として設けら
れたもので、そのソース・ドレイン間の電流通路はトラ
ンジスタＱ１２のベースと接地Ｖａｓ端子間に挿入され
、そのゲートは信号出力端子に接続されている。
このように、スイッチ回路をＰ９２ＭＯＳＦＥＴで構成
した場合においても、このスイッチ回路がＣＭＯＳプッ
シュプル論理回路の充電側回路部に対応した構成となる
ことから、Ｎ１ＭＯＳＦＥＴで構成した場合と同様に入
力ゲート容量を減少することができる。また、第７図に
おいて、ＮＰＮトランジスタＱ１４のベース電流引抜き
用とした設けられたＮ型ＭＯＳＦＥＴＱ１４のゲートは
、信号出力端子でなく前述したように電源Ｖｏｏ端子に
接続してもよく、またそのゲートにクロック信号１を供
給してもよい。
した場合においても、このスイッチ回路がＣＭＯＳプッ
シュプル論理回路の充電側回路部に対応した構成となる
ことから、Ｎ１ＭＯＳＦＥＴで構成した場合と同様に入
力ゲート容量を減少することができる。また、第７図に
おいて、ＮＰＮトランジスタＱ１４のベース電流引抜き
用とした設けられたＮ型ＭＯＳＦＥＴＱ１４のゲートは
、信号出力端子でなく前述したように電源Ｖｏｏ端子に
接続してもよく、またそのゲートにクロック信号１を供
給してもよい。
［発明の効果］
以上のようにこの発明によれば、ＣＭＯＳプッシュプル
論理回路の充電側回路または放電側回路のいずれか一方
のゲートに入力信号を供給するだけで済むので、入力ゲ
ート容量の削減が可能となる。また、出力負荷の充放電
はバイポーラトランジスタを介して行っているので、出
力負荷の充放電を高速に行なうことができる。
論理回路の充電側回路または放電側回路のいずれか一方
のゲートに入力信号を供給するだけで済むので、入力ゲ
ート容量の削減が可能となる。また、出力負荷の充放電
はバイポーラトランジスタを介して行っているので、出
力負荷の充放電を高速に行なうことができる。
第１図はこの発明の一実施例に係わる３１−ＭＯＳ論理
回路を示す回路図、第２図は第１図の回路で２人力ＮＡ
ＮＤゲートを構成した例を示す回路図、第３図は第２図
の２人力ＮＡＮＤゲートの動作を説明するタイミングチ
ャート、第４図乃至第７図はそれぞれこの発明の他の実
施例を説明する図、第８図乃至第１１図はそれぞれ従来
の論理回路を説明する図である。 １０・・・バイポーラトーテムポール型出力バッフ７．
２０・・・スイッチ回路、Ｑｌｌ、 Ｑ１２・・・ＮＰ
Ｎバイポーラトランジスタ、Ｑ１３． Ｑ１４・・・Ｎ
型ＭＯＳＦＥＴ。 φ、１・・・クロック信号。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 ψ 第３図 第５図 第７図 第８図 ファンアクト 第９図 第１０図 第１１図
回路を示す回路図、第２図は第１図の回路で２人力ＮＡ
ＮＤゲートを構成した例を示す回路図、第３図は第２図
の２人力ＮＡＮＤゲートの動作を説明するタイミングチ
ャート、第４図乃至第７図はそれぞれこの発明の他の実
施例を説明する図、第８図乃至第１１図はそれぞれ従来
の論理回路を説明する図である。 １０・・・バイポーラトーテムポール型出力バッフ７．
２０・・・スイッチ回路、Ｑｌｌ、 Ｑ１２・・・ＮＰ
Ｎバイポーラトランジスタ、Ｑ１３． Ｑ１４・・・Ｎ
型ＭＯＳＦＥＴ。 φ、１・・・クロック信号。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 ψ 第３図 第５図 第７図 第８図 ファンアクト 第９図 第１０図 第１１図
Claims (8)
- （１）電源電位供給端子にコレクタが接続されエミッタ
が信号出力端子に接続された第１のＮＰＮバイポーラト
ランジスタと、前記信号出力端子にコレクタが接続され
エミッタが接地電位供給端子に接続された第２のＮＰＮ
バイポーラトランジスタと、ゲートに入力信号がそれぞ
れ供給される複数のＭＯＳＦＥＴより構成され、前記入
力信号の組合わせに応じてスイッチング制御されるスイ
ッチ回路と、クロック信号またはその反転クロック信号
がゲートに供給されるＭＯＳＦＥＴとを具備し、前記ス
イッチ回路と前記ＭＯＳＦＥＴの直列接続より成る直列
回路の一端を前記第１または第２のいずれか一方のＮＰ
Ｎバイポーラトランジスタのベースに接続し、他方のＮ
ＰＮバイポーラトランジスタを前記クロック信号に基づ
いてスイッチング制御することを特徴とするＢｉ−ＭＯ
Ｓ論理回路。 - （２）前記スイッチ回路は複数のＮ型ＭＯＳＦＥＴより
構成され、前記ＭＯＳＦＥＴはゲートに反転クロック信
号が供給されるＮ型ＭＯＳＦＥＴであり、前記直列回路
は前記第２のＮＰＮバイポーラトランジスタのベースと
前記信号出力端子間に挿入され、前記第１のＮＰＮバイ
ポーラトランジスタのベースには前記クロック信号が供
給されることを特徴とする特許請求の範囲第１項記載の
Ｂｉ−ＭＯＳ論理回路。 - （３）前記第２のＮＰＮバイポーラトランジスタのベー
スと前記接地電位供給端子との間にはＮ型ＭＯＳＦＥＴ
が挿入され、そのゲートは前記信号出力端子または前記
電源電位供給端子に接続されていることを特徴とする特
許請求の範囲第２項記載のＢｉ−ＭＯＳ論理回路。 - （４）前記第２のＮＰＮバイポーラトランジスタのベー
スと前記接地電位供給端子との間にはＮ型ＭＯＳＦＥＴ
が挿入され、そのゲートには前記クロック信号が供給さ
れていることを特徴とする特許請求の範囲第２項記載の
Ｂｉ−ＭＯＳ論理回路。 - （５）前記スイッチ回路は複数のＰ型ＭＯＳＦＥＴより
構成され、前記ＭＯＳＦＥＴはゲートにクロック信号が
供給されるＰ型ＭＯＳＦＥＴであり、前記直列回路は前
記第１のＮＰＮバイポーラトランジスタのベースと前記
電源電位供給端子間に挿入され、前記第２のＮＰＮバイ
ポーラトランジスタは前記クロック信号に基づいてスイ
ッチング制御されることを特徴とする特許請求の範囲第
１項記載のＢｉ−ＭＯＳ論理回路。 - （６）前記第２のＮＰＮバイポーラトランジスタのベー
スと前記信号出力端子との間にはゲートに前記クロック
信号が供給されるＮ型ＭＯＳＦＥＴが挿入され、前記第
２のＮＰＮバイポーラトランジスタのベースと接地電位
供給端子との間にはＮ型ＭＯＳＦＥＴが挿入され、その
ゲートは前記信号出力端子または前記電源電位供給端子
に接続されていることを特徴とする特許請求の範囲第５
項記載のＢｉ−ＭＯＳ論理回路。 - （７）前記第２のＮＰＮバイポーラトランジスタのベー
スと前記信号出力端子との間にはゲートに前記クロック
信号が供給されるＮ型ＭＯＳＦＥＴが挿入され、前記第
２のＮＰＮバイポーラトランジスタのベースと接地電位
供給端子との間にはＮ型ＭＯＳＦＥＴが挿入され、その
ゲートには前記反転クロック信号が供給されていること
を特徴とする特許請求の範囲第５項記載のＢｉ−ＭＯＳ
論理回路。 - （８）前記第１のＮＰＮバイポーラトランジスタのベー
スと前記接地電位供給端子との間にはＮ型ＭＯＳＦＥＴ
が挿入され、そのゲートには前記クロック信号が供給さ
れていることを特徴とする特許請求の範囲第５項記載の
Ｂｉ−ＭＯＳ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62328107A JPH01170116A (ja) | 1987-12-24 | 1987-12-24 | Ｂｉ−ＭＯＳ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62328107A JPH01170116A (ja) | 1987-12-24 | 1987-12-24 | Ｂｉ−ＭＯＳ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01170116A true JPH01170116A (ja) | 1989-07-05 |
| JPH0574247B2 JPH0574247B2 (ja) | 1993-10-18 |
Family
ID=18206577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62328107A Granted JPH01170116A (ja) | 1987-12-24 | 1987-12-24 | Ｂｉ−ＭＯＳ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01170116A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01232826A (ja) * | 1988-03-14 | 1989-09-18 | Matsushita Electric Ind Co Ltd | ダイナミック型論理回路 |
| JPH03241921A (ja) * | 1989-09-28 | 1991-10-29 | Bull Sa | 集積化されたプログラマブルロジックアレー |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6342216A (ja) * | 1986-08-08 | 1988-02-23 | Hitachi Ltd | バイポ−ラトランジスタと電界効果トランジスタとを含む複合回路 |
-
1987
- 1987-12-24 JP JP62328107A patent/JPH01170116A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6342216A (ja) * | 1986-08-08 | 1988-02-23 | Hitachi Ltd | バイポ−ラトランジスタと電界効果トランジスタとを含む複合回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01232826A (ja) * | 1988-03-14 | 1989-09-18 | Matsushita Electric Ind Co Ltd | ダイナミック型論理回路 |
| JPH03241921A (ja) * | 1989-09-28 | 1991-10-29 | Bull Sa | 集積化されたプログラマブルロジックアレー |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0574247B2 (ja) | 1993-10-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |