JPH01232826A - ダイナミック型論理回路 - Google Patents
ダイナミック型論理回路Info
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- JPH01232826A JPH01232826A JP63059719A JP5971988A JPH01232826A JP H01232826 A JPH01232826 A JP H01232826A JP 63059719 A JP63059719 A JP 63059719A JP 5971988 A JP5971988 A JP 5971988A JP H01232826 A JPH01232826 A JP H01232826A
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- logic circuit
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はダイナミック型論理回路に関するものである。
従来の技術
第２図は代表的なＭＯＳ）ランジスタを用いたダイナミ
ック型論理回路を示している。
ック型論理回路を示している。
第２図において１は論理出力端、２は容量、３はプリチ
ャージを行うトランジスタ、４は論理入力端、５は論理
入力の論理状態に応じ、２端子６ａ、５ｂ間が導通もし
くは遮断になる部分論理回路、９はクロックのプリチャ
ージ期間、論理回路からの電流を遮断し、クロックの他
方の期間で導通させるトランジスタ、８は動作電源であ
る。
ャージを行うトランジスタ、４は論理入力端、５は論理
入力の論理状態に応じ、２端子６ａ、５ｂ間が導通もし
くは遮断になる部分論理回路、９はクロックのプリチャ
ージ期間、論理回路からの電流を遮断し、クロックの他
方の期間で導通させるトランジスタ、８は動作電源であ
る。
さらに第２図の部分論理回路６をよシ具体的に示したの
が第３図である。第３図において４１〜４６は、論理入
力Ｄ１〜Ｄ６の論理入力端、６１〜６６は論理回路を構
成するトランジスタである。２端子５ａ 、ｓｂ間は論
理入力Ｄ１〜Ｄ６が（１）式を満足するときに導通する
。
が第３図である。第３図において４１〜４６は、論理入
力Ｄ１〜Ｄ６の論理入力端、６１〜６６は論理回路を構
成するトランジスタである。２端子５ａ 、ｓｂ間は論
理入力Ｄ１〜Ｄ６が（１）式を満足するときに導通する
。
Ｄｌ・Ｄ２＋Ｄ３・（Ｄ４＋Ｄ５）＝１ ・・・
・・・（１）第２図および第３図の回路動作は以下のよ
うな順序で行われる。初めにクロックφが（ロ）におい
てトランジスタ３が「オン」、トランジスタ９が「オフ
」となる。この状態ではトランジスタ３を介して動作電
源８から容量２に電流が流れ、容量２の電圧は上昇し、
論理出力端１の論理状態は論理入力Ｄ１〜Ｄ５の論理状
態にかかわらず「１」になる。次にクロックの位相が変
化しクロックφが「１」になると、トランジスタ３は「
オフ」、トランジスタ９は「オン」になる。この状態に
おいて、もしも部分論理回路６の２端子ｓａ、ｓｂ間が
導通しておれば、容量２に貯えられた電荷は２端子５ａ
、５ｂ間、及びトランジスタ９を通じて放電し、論理出
力端１の論理状態はｒＯＪになる。また２端子ｓａ 、
ｓｂ間が遮断しておれば、放電経路が形成されず論理出
力端１の論理状態は「１」に留まる。
・・・（１）第２図および第３図の回路動作は以下のよ
うな順序で行われる。初めにクロックφが（ロ）におい
てトランジスタ３が「オン」、トランジスタ９が「オフ
」となる。この状態ではトランジスタ３を介して動作電
源８から容量２に電流が流れ、容量２の電圧は上昇し、
論理出力端１の論理状態は論理入力Ｄ１〜Ｄ５の論理状
態にかかわらず「１」になる。次にクロックの位相が変
化しクロックφが「１」になると、トランジスタ３は「
オフ」、トランジスタ９は「オン」になる。この状態に
おいて、もしも部分論理回路６の２端子ｓａ、ｓｂ間が
導通しておれば、容量２に貯えられた電荷は２端子５ａ
、５ｂ間、及びトランジスタ９を通じて放電し、論理出
力端１の論理状態はｒＯＪになる。また２端子ｓａ 、
ｓｂ間が遮断しておれば、放電経路が形成されず論理出
力端１の論理状態は「１」に留まる。
つまυ論理出力はクロックφが「１」の場合にのみ正常
値を発生し、このときの論理出力Ｑは第２式で表わされ
る。
値を発生し、このときの論理出力Ｑは第２式で表わされ
る。
Ｑ＝Ｉ） −Ｄ ＋Ｄ ・（Ｄ ＋Ｄ ）
・・・・・・（２）このようなダイナミック型論理回
路は定常的な動作電流が流れず、低電力で動作し、さら
に、通常のＣＭＯ３論理回路が入力数の増加に伴い回路
（が複雑になるのに対し、あまシ回路が複雑にならない
という利点がありよく用いられている。
・・・・・・（２）このようなダイナミック型論理回
路は定常的な動作電流が流れず、低電力で動作し、さら
に、通常のＣＭＯ３論理回路が入力数の増加に伴い回路
（が複雑になるのに対し、あまシ回路が複雑にならない
という利点がありよく用いられている。
発明が解決しようとする課題
しかしながら、例えばデコーダーやＲＯＭなどの適用に
おいては容量２が数ＰＦに達し、さらにチャネル幅の減
少や、部分論理回路６における直列接続トランジスタの
接続段数の増加によシ負荷ドライブ能力が減少し遅延時
間が増大するという欠点があった。
おいては容量２が数ＰＦに達し、さらにチャネル幅の減
少や、部分論理回路６における直列接続トランジスタの
接続段数の増加によシ負荷ドライブ能力が減少し遅延時
間が増大するという欠点があった。
本発明はかかる問題点に鑑み高速で動作することのでき
るダイナミック型論理回路を提供することを目的とする
。
るダイナミック型論理回路を提供することを目的とする
。
課題を解決するための手段
本発明は、論理出力端と、この論理出力端に接続された
容量と、クロックに同期して動作し、クロックの一方の
半周期で容量を所定の電圧レベルにプリチャージするプ
リチャージ手段と、１つ以上の論理入力端を有し、論理
入力の論理状態に応じ、２端子間が導通もしくは遮断に
なり、この端子の一方の端子が容量の論理出力接続端に
接続された部分論理回路と、エミッタを接地し、コレク
タを容量の論理出力接続端に接続し、ベースを部分論理
回路の他方の端子に接続したバイポーラトランジスタと
、クロックのプリチャージ期間でバイポーラトランジス
タのベース蓄積電荷を放電する放電手段を有するダイナ
ミック型論理回路である。
容量と、クロックに同期して動作し、クロックの一方の
半周期で容量を所定の電圧レベルにプリチャージするプ
リチャージ手段と、１つ以上の論理入力端を有し、論理
入力の論理状態に応じ、２端子間が導通もしくは遮断に
なり、この端子の一方の端子が容量の論理出力接続端に
接続された部分論理回路と、エミッタを接地し、コレク
タを容量の論理出力接続端に接続し、ベースを部分論理
回路の他方の端子に接続したバイポーラトランジスタと
、クロックのプリチャージ期間でバイポーラトランジス
タのベース蓄積電荷を放電する放電手段を有するダイナ
ミック型論理回路である。
作 用
本発明は部分論理回路を流れる電流がバイポーラトラン
ジスタのベース電流となシ、バイポーラトランジスタは
電流増幅を行い、この増幅された電流で容量の電荷を急
速に放電させるので出力端の電圧は急速に立ち下がる。
ジスタのベース電流となシ、バイポーラトランジスタは
電流増幅を行い、この増幅された電流で容量の電荷を急
速に放電させるので出力端の電圧は急速に立ち下がる。
また、パイポ〒ラトランジスタのベース・コレクタ間に
部分論理回路が接続されているので、コレクタ電圧が減
少すればベースを流れる電流が減少し、ベース・コレク
タ間電圧が零になったところでベース電流が零になるの
で、バイポーラトランジスタの飽和を防ぐことができ、
高速な論理動作が可能になる。
部分論理回路が接続されているので、コレクタ電圧が減
少すればベースを流れる電流が減少し、ベース・コレク
タ間電圧が零になったところでベース電流が零になるの
で、バイポーラトランジスタの飽和を防ぐことができ、
高速な論理動作が可能になる。
実施例
第１図に本発明の第１の実施例を示す。第１図において
１は論理出力端、２は容量、３はプリチャージを行うト
ランジスタ、４は論理入力端、６は部分論理回路、６は
バイポーラトランジスタ、Ｔはバイポーラトランジスタ
のベース蓄積電荷を放電する放電手段であるトランジス
タ、８は動作電源である。
１は論理出力端、２は容量、３はプリチャージを行うト
ランジスタ、４は論理入力端、６は部分論理回路、６は
バイポーラトランジスタ、Ｔはバイポーラトランジスタ
のベース蓄積電荷を放電する放電手段であるトランジス
タ、８は動作電源である。
次に動作を説明する。初めにクロックφが「０」におい
てトランジスタ３、及びトランジスタ７は「オン」にな
る。トランジスタ６はベース・エミッタ間電圧が減少す
ることにより遮断状態になりコレクタ電流は流れない。
てトランジスタ３、及びトランジスタ７は「オン」にな
る。トランジスタ６はベース・エミッタ間電圧が減少す
ることにより遮断状態になりコレクタ電流は流れない。
部分論理回路の２端子５ａ 、ｓｂ間が遮断状態もしく
はプリチャージを行うトランジスタ３のプリジャージ電
流よりもはるかに少ない電流しか流れない状態であれば
、プリチャージが行われ、容量２には電荷が貯えられて
論理出力は「１」になる。クロックφが切り換わシ「１
」になると、トランジスタ３．７は「オフ」にな多部分
論理回路６の２端子ｓａ、ｓｂ間が導通状態にあれば、
２端子間を流れる電流はバイポーラトランジスタ６のペ
ース電流となシ、電流増幅されたペース電流はコレクタ
電流となシ、容量２を急速に放電する。この点が本発明
の極めて重要な点の一つでこのため論理出力は従来より
も高速で発生する。
はプリチャージを行うトランジスタ３のプリジャージ電
流よりもはるかに少ない電流しか流れない状態であれば
、プリチャージが行われ、容量２には電荷が貯えられて
論理出力は「１」になる。クロックφが切り換わシ「１
」になると、トランジスタ３．７は「オフ」にな多部分
論理回路６の２端子ｓａ、ｓｂ間が導通状態にあれば、
２端子間を流れる電流はバイポーラトランジスタ６のペ
ース電流となシ、電流増幅されたペース電流はコレクタ
電流となシ、容量２を急速に放電する。この点が本発明
の極めて重要な点の一つでこのため論理出力は従来より
も高速で発生する。
次にこの速度向上をよシ具体的に示す。第４図は第１図
における部分論理回路５を具体的なＭＯＳトランジスタ
ー５０でおき換えたもので、以下の説明を簡略化させる
ために入力数を１個、トランジスタ数を１個にしている
。プリチャージ動作時間は同じであるので、論理を発生
させる期間の時間を比較する。初めに従来のＭＯＳ ）
ランジスタだけで構成した回路を第５図に示し、この回
路の速度を算出する。第５図において容量２の容量値を
Ｃとして動作電源８の電圧をＶ。０とするとプリチャー
ジ期間では論理出力端の電圧はｖｃＣまで上昇する。こ
の状態でクロックφが切り換わればトランジスタ６ｏに
より、容量２の電荷が放電し、論理出力が得られる。論
理しきい値を−ｖｃｃとすれば、論理出力が得られるま
での遅れ時間ｔｐｄは放電電流をＩ ｄ（ｔ）として（
２）式が成立する。
における部分論理回路５を具体的なＭＯＳトランジスタ
ー５０でおき換えたもので、以下の説明を簡略化させる
ために入力数を１個、トランジスタ数を１個にしている
。プリチャージ動作時間は同じであるので、論理を発生
させる期間の時間を比較する。初めに従来のＭＯＳ ）
ランジスタだけで構成した回路を第５図に示し、この回
路の速度を算出する。第５図において容量２の容量値を
Ｃとして動作電源８の電圧をＶ。０とするとプリチャー
ジ期間では論理出力端の電圧はｖｃＣまで上昇する。こ
の状態でクロックφが切り換わればトランジスタ６ｏに
より、容量２の電荷が放電し、論理出力が得られる。論
理しきい値を−ｖｃｃとすれば、論理出力が得られるま
での遅れ時間ｔｐｄは放電電流をＩ ｄ（ｔ）として（
２）式が成立する。
ＭＯＳ）ランジスタ５０のゲートソース間にはｖｃｃが
印加され、このトランジスタが飽和領域で動作すると仮
定すれば放電電流Ｉｄ（ｔ）は（４）式で表わされる。
印加され、このトランジスタが飽和領域で動作すると仮
定すれば放電電流Ｉｄ（ｔ）は（４）式で表わされる。
β ２ β
工ｄ ＝ ２ （７９ｍ −ｖｔ ）＝ ２ （ｖＣｒ
：’ｔ ”旧・”）（４）式においてβは利得係数、■
はゲート・ソｇｓ 。
：’ｔ ”旧・”）（４）式においてβは利得係数、■
はゲート・ソｇｓ 。
一ス間電圧Ｖ、はトランジスタのしきい値電圧である。
（３）式及び（構成よシ遅れ時間ｔｐｄは（２）式で表
わされる。
わされる。
次に本発明、における実施例においての遅れ時間である
が、バイポーラトランジスタ６０ベース電流よりはＭＯ
Ｓ）ランジスタロｏのドレイン電流に等しく、このトラ
ンジスタのソース電位はバイポーラトランジスタｅのペ
ース・エミッタ間電圧ｖＢＥだけ接地点よシ浮き上って
いることを考慮して、第（６）式のように表わされる。
が、バイポーラトランジスタ６０ベース電流よりはＭＯ
Ｓ）ランジスタロｏのドレイン電流に等しく、このトラ
ンジスタのソース電位はバイポーラトランジスタｅのペ
ース・エミッタ間電圧ｖＢＥだけ接地点よシ浮き上って
いることを考慮して、第（６）式のように表わされる。
β
より ＝（ｖＣＣ−ｖＢＥ−ｖ７）２−−−−−−（ｅ
）さらにコレクタ電流Ｉｃは（７）式で近似される。
）さらにコレクタ電流Ｉｃは（７）式で近似される。
１Ｃ＝ ｈｙＥＩＢ （１−ｅ ’ ） 、
、、 、・、Ｃ７）２πｆＴｉ ここでｈＦＥは電流増幅率、槽はバイポーラトランジス
タの真性遮断周波数である。これよシ遅れ時間ｔｐｄに
ついて（８）式が成立する。
、、 、・、Ｃ７）２πｆＴｉ ここでｈＦＥは電流増幅率、槽はバイポーラトランジス
タの真性遮断周波数である。これよシ遅れ時間ｔｐｄに
ついて（８）式が成立する。
・・・・・・（８）
と仮定、近似すれば（８）式よ１ｔｐｄは（９）式のよ
うに・・・・・・（９） 本発明における遅れ時間を与える（９）式と従来のＭＯ
Ｓ）ランジスタを用いた回路の遅れ時間を与える（８）
式から、（１０）式で与える性能係数Ｋを定義する。Ｋ
は本発明の回路は従来回路に比べ何倍高速化が図れたか
を示すものである。
うに・・・・・・（９） 本発明における遅れ時間を与える（９）式と従来のＭＯ
Ｓ）ランジスタを用いた回路の遅れ時間を与える（８）
式から、（１０）式で与える性能係数Ｋを定義する。Ｋ
は本発明の回路は従来回路に比べ何倍高速化が図れたか
を示すものである。
ｖｃＣ
さらに利得係数βを（１１）式で表わす。
ここで、μ。はキャリアの移動度、ＣＯｘはゲートの単
位容量、Ｗはゲート幅、Ｌはゲート長である。次に通常
の動作状態として、ＶＣＣ＝６Ｖ。
位容量、Ｗはゲート幅、Ｌはゲート長である。次に通常
の動作状態として、ＶＣＣ＝６Ｖ。
ＶＢＥ＝＝ＶＴ＝ｏ、ｓＶ 、 ｆＴｌ＝ｓＧＨｚ 。
式で表わされる。
（Ｃの単位はｐＦ）
それゆえ（１３）式の条件が成シ立てば本発明における
遅れ時間ｒｐｄは従来回路よりも小さいことになる。
遅れ時間ｒｐｄは従来回路よりも小さいことになる。
Ｃ＞ （−） Ｘ ２ Ｘ １０−’
−・−−−−（１３）〜 Ｌ （Ｃの単位はｐＦ） 一として１ｏを仮定すれば容量Ｃが２Ｏｆ１以上り で本発明のほうが従来例よシも遅れ時間が小さく、これ
は殆んどの場合において本発明のほうが従来例よシも遅
れ時間が小さいことを意味している。
−・−−−−（１３）〜 Ｌ （Ｃの単位はｐＦ） 一として１ｏを仮定すれば容量Ｃが２Ｏｆ１以上り で本発明のほうが従来例よシも遅れ時間が小さく、これ
は殆んどの場合において本発明のほうが従来例よシも遅
れ時間が小さいことを意味している。
第６図に計算器を用いてシミュレーシ目ンを行った。第
４図に示した本発明及び第５図に示した従来例の遅れ時
間の負荷容量依存性を示す。殆んどの領域において本発
明の遅れ時間は従来例よシも小さく、容量値が３ＰＦで
は約％も小さい。このため本発明によればわずかな回路
規模の増大で大幅な高速化が図ることができる他、トラ
ンジスタのチャネル幅を小さくしても従来の回路よシも
速度劣化が少ないために、ＬＳＩのチップ面積の縮小に
大きな効果がある。これは本発明の極めて重要な点の一
つで、バイポーラトランジスタの高速性によシはじめて
可能となる。
４図に示した本発明及び第５図に示した従来例の遅れ時
間の負荷容量依存性を示す。殆んどの領域において本発
明の遅れ時間は従来例よシも小さく、容量値が３ＰＦで
は約％も小さい。このため本発明によればわずかな回路
規模の増大で大幅な高速化が図ることができる他、トラ
ンジスタのチャネル幅を小さくしても従来の回路よシも
速度劣化が少ないために、ＬＳＩのチップ面積の縮小に
大きな効果がある。これは本発明の極めて重要な点の一
つで、バイポーラトランジスタの高速性によシはじめて
可能となる。
第７図は本発明の第２の実施例であるダイナミック型論
理回路で、第１の実施例に対して部分論理回路６とバイ
ポーラトランジスタのベースの間に部分論理回路５とバ
イポーラトランジスタのベース間をクロックのプリチャ
ージ期間において遮断しクロックの他の期間で導通する
スイッチング手段としてのトランジスタ１ｏを設けたも
のである。さらに第７図の部分論理回路をよシ具体的に
示したのが第８図である。
理回路で、第１の実施例に対して部分論理回路６とバイ
ポーラトランジスタのベースの間に部分論理回路５とバ
イポーラトランジスタのベース間をクロックのプリチャ
ージ期間において遮断しクロックの他の期間で導通する
スイッチング手段としてのトランジスタ１ｏを設けたも
のである。さらに第７図の部分論理回路をよシ具体的に
示したのが第８図である。
プリチャージ期間ではクロックφがｒＯＪになシφが「
１」になるので、トランジスタ３及び７は「オン」、１
０は「オフ」となシ本発明の第１の実施例のような部分
論理回路の２端子間が遮断状態もしくはプリチャージを
行うトランジスタ３のプリチャージ電流よシもけるかに
少い電流しか流れないようにする必要の′；ない。この
状態で容量２には電荷が貯えられて論理出力が「１」に
なる。
１」になるので、トランジスタ３及び７は「オン」、１
０は「オフ」となシ本発明の第１の実施例のような部分
論理回路の２端子間が遮断状態もしくはプリチャージを
行うトランジスタ３のプリチャージ電流よシもけるかに
少い電流しか流れないようにする必要の′；ない。この
状態で容量２には電荷が貯えられて論理出力が「１」に
なる。
クロックφが切シ換わシ、「１」になると、トランジス
タ３及び７は「オフ」、トランジスタ１゜は「オン」に
なシ部分論理回路６の２端子間が導通状態にあれば本発
明の第１の実施例と同様に２端子間を流れる電流はバイ
ポーラトランジスタｅのベース電流となシ、電流増幅さ
れたベース電流はコレクタ電流となフ、容量２を急速に
放電する。
タ３及び７は「オフ」、トランジスタ１゜は「オン」に
なシ部分論理回路６の２端子間が導通状態にあれば本発
明の第１の実施例と同様に２端子間を流れる電流はバイ
ポーラトランジスタｅのベース電流となシ、電流増幅さ
れたベース電流はコレクタ電流となフ、容量２を急速に
放電する。
このため論理出力は高速で発生する。
次に本発明の第３の実施例について説明する。
第８図は本発明の第３の実施例である桁上げ先見回路で
ある。桁上げ先見回路は加減算器に用いられるもので、
第８図は４ビツトの構成になっている。この回路の桁上
げ出力Ｃ４は桁上げ生成人力Ｇｉ（ｉ＝＝１〜４）、桁
上げ伝播入力Ｐｉ（ｉ＝１〜４）および前段からの桁上
げ信号Ｃ０によシ第（１４）式に示す論理式で表わされ
る。
ある。桁上げ先見回路は加減算器に用いられるもので、
第８図は４ビツトの構成になっている。この回路の桁上
げ出力Ｃ４は桁上げ生成人力Ｇｉ（ｉ＝＝１〜４）、桁
上げ伝播入力Ｐｉ（ｉ＝１〜４）および前段からの桁上
げ信号Ｃ０によシ第（１４）式に示す論理式で表わされ
る。
Ｃ４＝０４十Ｐ４・（Ｇ３＋Ｐ３・（Ｇ２＋Ｐ２・（Ｇ
１＋吊・Ｃ０）））・・・・・・（１４） さらに、多ビットの場合はこの論理回路をカスケードに
接続する。木簡３の実施例において６０〜６８は第（１
４）式に示す論理式を満足する。部分論理回路を構成す
るトランジスタ１１．１２は正論理出力を得るために論
けたインバーター回路を構成するトランジスタであシ、
他は第７図に示した本発明の第２の実施例と同一である
。クロックパルスφが「０」のプリチャージ期間ではト
ランジスタ３，７が「オン」、トランジスタ１ｏが「オ
フ」となシトランジスタロがカットオフ状態となジイン
バーター回路の入力は「１」となり出力は「０」になる
。次にクロックパルスφが「１」に反転すればトランジ
スタ３，７が「オフ」、トランジスタ１０が「オン」と
なるので、第（１４）式が真のときにトランジスタ６の
ペース電流が流れ、トランジスタ６のコレクタ電流はプ
リチャージされた電荷を急速に引き抜きインバータ出力
Ｃ４は「１」になる。
１＋吊・Ｃ０）））・・・・・・（１４） さらに、多ビットの場合はこの論理回路をカスケードに
接続する。木簡３の実施例において６０〜６８は第（１
４）式に示す論理式を満足する。部分論理回路を構成す
るトランジスタ１１．１２は正論理出力を得るために論
けたインバーター回路を構成するトランジスタであシ、
他は第７図に示した本発明の第２の実施例と同一である
。クロックパルスφが「０」のプリチャージ期間ではト
ランジスタ３，７が「オン」、トランジスタ１ｏが「オ
フ」となシトランジスタロがカットオフ状態となジイン
バーター回路の入力は「１」となり出力は「０」になる
。次にクロックパルスφが「１」に反転すればトランジ
スタ３，７が「オフ」、トランジスタ１０が「オン」と
なるので、第（１４）式が真のときにトランジスタ６の
ペース電流が流れ、トランジスタ６のコレクタ電流はプ
リチャージされた電荷を急速に引き抜きインバータ出力
Ｃ４は「１」になる。
第９図は本発明の第３の実施例の性能評価のために用い
る従来の桁上げ先見回路を示している。
る従来の桁上げ先見回路を示している。
第（１４）式を構成するトランジスタ６０〜６８、イン
バーター回路は第８図の本発明の第３の実施例と共通で
ある。
バーター回路は第８図の本発明の第３の実施例と共通で
ある。
第１０図は第８図に示した本発明の第３の実施例の桁上
げ先見回路及び第９図に示した従来の桁上げ先見回路の
ワード長に対する遅延時間をトランジスタ６０〜６８の
チャネル幅Ｗをパラメータとして示したものである。チ
ャネル長は１．２μｍである。チャネル幅６μｍでは約
４倍、チャネル幅１０μｍでも約２．７倍高速である。
げ先見回路及び第９図に示した従来の桁上げ先見回路の
ワード長に対する遅延時間をトランジスタ６０〜６８の
チャネル幅Ｗをパラメータとして示したものである。チ
ャネル長は１．２μｍである。チャネル幅６μｍでは約
４倍、チャネル幅１０μｍでも約２．７倍高速である。
このことから本発明の第３の実施例である桁上げ先見回
路は従来の回路に比べ大幅な高速化が図られておシ、さ
らにトランジスタのチャネル幅が小さくてもあま多速度
は低下しないため、よシ高密度に回路を形成できる利点
も併せ持つ。
路は従来の回路に比べ大幅な高速化が図られておシ、さ
らにトランジスタのチャネル幅が小さくてもあま多速度
は低下しないため、よシ高密度に回路を形成できる利点
も併せ持つ。
発明の効果
以上述べたように本発明においては部分論理回路を流れ
る電流をバイポーラトランジスタのべ一ヌに流し込むこ
とによシ、バイポーラトランジスタの電流増幅作用を用
いて、トランジスタのコレクタ電流で容量の電荷を急速
に放電させることにより簡単な構成で論理回路の高速化
を図ることができ、例えば桁上げ先見回路に適用すれば
従来の０ＭＯ３だけで構成した論理回路よシ約２．７倍
から４倍の高速化を図ることができる。また本発明では
部分論理回路を構成するＭＯ８Ｉ−ランシスターのチャ
ネル幅を小さくしても従来の回路よ）も速度劣化が少な
いため回路の高密度化、小型化を図ることができる。さ
らに本発明は部分論理回路の論理形式を問わないため、
半加算器、全加算器やデコーダー回路などの特定論理回
路や論理和や論理積などの一般論理回路に適用が可能で
、いづれの場合も、高速化、高密度化、小型化を図るこ
とが可能であることから、産業上の寄与が大きい。
る電流をバイポーラトランジスタのべ一ヌに流し込むこ
とによシ、バイポーラトランジスタの電流増幅作用を用
いて、トランジスタのコレクタ電流で容量の電荷を急速
に放電させることにより簡単な構成で論理回路の高速化
を図ることができ、例えば桁上げ先見回路に適用すれば
従来の０ＭＯ３だけで構成した論理回路よシ約２．７倍
から４倍の高速化を図ることができる。また本発明では
部分論理回路を構成するＭＯ８Ｉ−ランシスターのチャ
ネル幅を小さくしても従来の回路よ）も速度劣化が少な
いため回路の高密度化、小型化を図ることができる。さ
らに本発明は部分論理回路の論理形式を問わないため、
半加算器、全加算器やデコーダー回路などの特定論理回
路や論理和や論理積などの一般論理回路に適用が可能で
、いづれの場合も、高速化、高密度化、小型化を図るこ
とが可能であることから、産業上の寄与が大きい。
第１図は本発明の第１の実施例であるダイナミック型論
理回路の回路図、第２図は従来のダイナミック型論理回
路の回路図、第３図はよシ詳しい従来のダイナミック型
論理回路の回路図、第４図は本発明の第１の実施例のよ
シ具体的なダイナミック型論理回路の回路図、第５図は
本発明の第１の実施例の効果を比較するために用いた従
来のダイナミック型論理回路の回路図、第６図は本発明
の第１の実施例と従来例のダイナミック型論理回路の遅
れ時間の負荷容量依存性を示す特性図、第７図は本発明
の第２の実施例であるダイナミック型論理回路の回路図
、第８図は本発明の第３の実施例である桁上げ先見回路
の回路図、第９図は従来の桁上げ先見回路の回路図、第
１０図は本発明の第３の実施例である桁上げ先見回路と
従来の桁上げ先見回路の部分論理回路を構成するＭＯＳ
）ランジヌタのチャネル幅をパラメータとしたデータの
遅延特性を示す特性図である。 ２・・・・・・容量、３・・・・・・プリチャージを行
うトランジスタ、４・・・・・−論理入力、５・・・・
・・部分論理回路、６・・・・・・パイボーラトラヌジ
ヌタ、７・・・・・・放電手段を構成するトランジスタ
、１ｏ・・・・・・ヌイッチング手段を構成するＭＯＳ
）ランジヌタ。 代理人の氏名 弁理士 中 尾 敏 男 ｉ′！か１名
嘉 １ 図 第 ２ 図 第３図 第４図 革ダ２ 第 ６ 図 ８１＊Ｃ（ｐＦ） 第７図
理回路の回路図、第２図は従来のダイナミック型論理回
路の回路図、第３図はよシ詳しい従来のダイナミック型
論理回路の回路図、第４図は本発明の第１の実施例のよ
シ具体的なダイナミック型論理回路の回路図、第５図は
本発明の第１の実施例の効果を比較するために用いた従
来のダイナミック型論理回路の回路図、第６図は本発明
の第１の実施例と従来例のダイナミック型論理回路の遅
れ時間の負荷容量依存性を示す特性図、第７図は本発明
の第２の実施例であるダイナミック型論理回路の回路図
、第８図は本発明の第３の実施例である桁上げ先見回路
の回路図、第９図は従来の桁上げ先見回路の回路図、第
１０図は本発明の第３の実施例である桁上げ先見回路と
従来の桁上げ先見回路の部分論理回路を構成するＭＯＳ
）ランジヌタのチャネル幅をパラメータとしたデータの
遅延特性を示す特性図である。 ２・・・・・・容量、３・・・・・・プリチャージを行
うトランジスタ、４・・・・・−論理入力、５・・・・
・・部分論理回路、６・・・・・・パイボーラトラヌジ
ヌタ、７・・・・・・放電手段を構成するトランジスタ
、１ｏ・・・・・・ヌイッチング手段を構成するＭＯＳ
）ランジヌタ。 代理人の氏名 弁理士 中 尾 敏 男 ｉ′！か１名
嘉 １ 図 第 ２ 図 第３図 第４図 革ダ２ 第 ６ 図 ８１＊Ｃ（ｐＦ） 第７図
Claims (2)
- （１）論理出力端と、この論理出力端に接続された容量
と、クロックに同期して動作し、クロックの一方の半周
期で容量を所定の電圧レベルにプリチャージする（以下
この期間をプリチャージ期間とする。）プリチャージ手
段と、１つ以上の論理入力端を有し、論理入力の論理状
態に応じ、２端子間が導通もしくは遮断になり、この端
子の一方の端子が容量の論理出力接続端に接続された部
分論理回路と、エミッタを接地し、コレクタを容量の論
理出力接続端に接続し、ベースを部分論理回路の他方の
端子に接続したバイポーラトランジスタと、クロックの
プリチャージ期間でバイポーラトランジスタのベース蓄
積電荷を放電する放電手段を有するダイナミック型論理
回路。 - （２）論理出力端と、この論理出力端に接続された容量
と、クロックに同期して動作し、クロックの一方の半周
期で容量を所定の電圧レベルにプリチャージする（以下
この期間をプリチャージ期間とする。）プリチャージ手
段と、１つ以上の論理入力端を有し、論理入力の論理状
態に応じ、２端子間が導通もしくは遮断になり、この端
子の一方の端子が容量の論理出力接続端に接続された部
分論理回路と、エミッタを接地し、コレクタを容量の論
理出力接続端に接続したバイポーラトランジスタと、ク
ロックのプリチャージ期間は部分論理回路の２端子の他
方の端子とバイポーラトランジスタのベース間を遮断し
、クロックの他の期間で導通するスイッチング手段と、
クロックのプリチャージ期間でバイポーラトランジスタ
のベース蓄積電荷を放電する放電手段を有するダイナミ
ック型論理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63059719A JPH01232826A (ja) | 1988-03-14 | 1988-03-14 | ダイナミック型論理回路 |
| US07/324,038 US5121002A (en) | 1988-03-14 | 1989-03-14 | Dynamic logic gates |
| US07/631,283 US5144163A (en) | 1988-03-14 | 1990-02-20 | Dynamic BiCMOS logic gates |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63059719A JPH01232826A (ja) | 1988-03-14 | 1988-03-14 | ダイナミック型論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01232826A true JPH01232826A (ja) | 1989-09-18 |
Family
ID=13121293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63059719A Pending JPH01232826A (ja) | 1988-03-14 | 1988-03-14 | ダイナミック型論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5121002A (ja) |
| JP (1) | JPH01232826A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6265897B1 (en) * | 1999-12-17 | 2001-07-24 | Hewlett-Packard Company | Contention based logic gate driving a latch and driven by pulsed clock |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5510732A (en) * | 1994-08-03 | 1996-04-23 | Sun Microsystems, Inc. | Synchronizer circuit and method for reducing the occurrence of metastability conditions in digital systems |
| US8493093B1 (en) * | 2012-06-12 | 2013-07-23 | International Business Machines Corporation | Time division multiplexed limited switch dynamic logic |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6342216A (ja) * | 1986-08-08 | 1988-02-23 | Hitachi Ltd | バイポ−ラトランジスタと電界効果トランジスタとを含む複合回路 |
| JPH01170116A (ja) * | 1987-12-24 | 1989-07-05 | Toshiba Corp | Ｂｉ−ＭＯＳ論理回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0693626B2 (ja) * | 1983-07-25 | 1994-11-16 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH0795395B2 (ja) * | 1984-02-13 | 1995-10-11 | 株式会社日立製作所 | 半導体集積回路 |
| JPS62254460A (ja) * | 1986-04-26 | 1987-11-06 | Toshiba Corp | Ｂｉ−ＣＭＯＳ論理回路 |
-
1988
- 1988-03-14 JP JP63059719A patent/JPH01232826A/ja active Pending
-
1989
- 1989-03-14 US US07/324,038 patent/US5121002A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6342216A (ja) * | 1986-08-08 | 1988-02-23 | Hitachi Ltd | バイポ−ラトランジスタと電界効果トランジスタとを含む複合回路 |
| JPH01170116A (ja) * | 1987-12-24 | 1989-07-05 | Toshiba Corp | Ｂｉ−ＭＯＳ論理回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6265897B1 (en) * | 1999-12-17 | 2001-07-24 | Hewlett-Packard Company | Contention based logic gate driving a latch and driven by pulsed clock |
Also Published As
| Publication number | Publication date |
|---|---|
| US5121002A (en) | 1992-06-09 |
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