JPH01171318A - 論理集積回路の電源投入リセット回路装置 - Google Patents
論理集積回路の電源投入リセット回路装置Info
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- JPH01171318A JPH01171318A JP30436787A JP30436787A JPH01171318A JP H01171318 A JPH01171318 A JP H01171318A JP 30436787 A JP30436787 A JP 30436787A JP 30436787 A JP30436787 A JP 30436787A JP H01171318 A JPH01171318 A JP H01171318A
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- supply
- reset circuit
- ground
- depletion
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- C—CHEMISTRY; METALLURGY
- C07—ORGANIC CHEMISTRY
- C07C—ACYCLIC OR CARBOCYCLIC COMPOUNDS
- C07C45/00—Preparation of compounds having >C = O groups bound only to carbon or hydrogen atoms; Preparation of chelates of such compounds
- C07C45/78—Separation; Purification; Stabilisation; Use of additives
- C07C45/81—Separation; Purification; Stabilisation; Use of additives by change in the physical state, e.g. crystallisation
- C07C45/82—Separation; Purification; Stabilisation; Use of additives by change in the physical state, e.g. crystallisation by distillation
- C07C45/83—Separation; Purification; Stabilisation; Use of additives by change in the physical state, e.g. crystallisation by distillation by extractive distillation
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- Chemical & Material Sciences (AREA)
- Organic Chemistry (AREA)
- Crystallography & Structural Chemistry (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＭＯ５技術における論理集積回路を投入リセッ
トするための回路装置、即ち自己の出力状態を変化させ
て供給電圧が；の値からある閾値より高い値特に５ボル
トの供給電圧に対して３５−４ボルト以上の値に上昇す
ることに応答してリセットパルスを発生する回路装置に
関する。
トするための回路装置、即ち自己の出力状態を変化させ
て供給電圧が；の値からある閾値より高い値特に５ボル
トの供給電圧に対して３５−４ボルト以上の値に上昇す
ることに応答してリセットパルスを発生する回路装置に
関する。
［従来の技術］
当初の電源役人の瞬間にプリセットされた初期状態に集
積回路をリセットする問題は、以前は集積回路にリセッ
トピンを設け、同ビンに、供給電圧がプリセットされた
閾値を越えると直ちに外部回路から短いリセットパルス
を与えることにより解決されていた。
積回路をリセットする問題は、以前は集積回路にリセッ
トピンを設け、同ビンに、供給電圧がプリセットされた
閾値を越えると直ちに外部回路から短いリセットパルス
を与えることにより解決されていた。
［目 的コ
本発明の目的は使用する装置の上に集積される投入リセ
ット回路を提供して、従来通常行われていた様に外部リ
セット回路を設けかつ集積回路の上にリセットビンを設
けることを回避するにある。
ット回路を提供して、従来通常行われていた様に外部リ
セット回路を設けかつ集積回路の上にリセットビンを設
けることを回避するにある。
他の目的は大きさが小さくてＭＯ５集積回路の製造過程
における変化を良好に排除するように上記の投入リセッ
ト回路を構成するにある。
における変化を良好に排除するように上記の投入リセッ
ト回路を構成するにある。
［問題点を解決するための手段］
この目的及び以下明らかなる目的は、本発明に係る回路
装置、すなわち、 ａ）供給電圧がプリセットされた閾値より高くなった場
合に、プリセットされた一定の値を有する基準信号を供
給するように構成され、供給電圧とアースとの間に接続
された基準電圧発生装圃と、 ｂ）プリセットされた覆宿小ファクターでイ共丹合電圧
の様相をコピーする入力信号を発生するように構成され
た供給追従装置と、 Ｃ）上記の基準信号により駆動される第１の入力及び上
記の入力信号により駆動される第２の入力を有し、入力
信号が上記の基準信号を越えた場合に、第１の状態から
第２の状態に切り換わるように構成された双安定コンパ
レータと を含むことを特徴とする、供給電圧がプリセットされた
閾値を越えた場合にリセットパルスを供給するように構
成されたＮＭＯ５技術におけるデジタル集積回路を投入
リセットするための回路装置により達せられる。
装置、すなわち、 ａ）供給電圧がプリセットされた閾値より高くなった場
合に、プリセットされた一定の値を有する基準信号を供
給するように構成され、供給電圧とアースとの間に接続
された基準電圧発生装圃と、 ｂ）プリセットされた覆宿小ファクターでイ共丹合電圧
の様相をコピーする入力信号を発生するように構成され
た供給追従装置と、 Ｃ）上記の基準信号により駆動される第１の入力及び上
記の入力信号により駆動される第２の入力を有し、入力
信号が上記の基準信号を越えた場合に、第１の状態から
第２の状態に切り換わるように構成された双安定コンパ
レータと を含むことを特徴とする、供給電圧がプリセットされた
閾値を越えた場合にリセットパルスを供給するように構
成されたＮＭＯ５技術におけるデジタル集積回路を投入
リセットするための回路装置により達せられる。
［実施例］
以下本発明による投入リセット回路の特に好ましい実施
例を添付図面に基づぎ詳細に説明する。
例を添付図面に基づぎ詳細に説明する。
回路図において、チャンネルが太い線で示されているト
ランジスタはデプリーション・トランジスタで、チャン
ネルが破線で示されているトランジスタはエンハンス・
トランジスタで、ゲートの上に小さい円が示されている
トランジスタはナチュラル・トランジスタである。第１
図は３つの型のトランジスタの代表的な特性曲線を定性
的に示す。ゲートとソースとの間の電圧は横軸にボルト
で示されており、チャンネルを流れる電流は縦軸にミリ
アンペアで示されている。
ランジスタはデプリーション・トランジスタで、チャン
ネルが破線で示されているトランジスタはエンハンス・
トランジスタで、ゲートの上に小さい円が示されている
トランジスタはナチュラル・トランジスタである。第１
図は３つの型のトランジスタの代表的な特性曲線を定性
的に示す。ゲートとソースとの間の電圧は横軸にボルト
で示されており、チャンネルを流れる電流は縦軸にミリ
アンペアで示されている。
この特に好まれる実施例はＮＭＯＳ技術により構成され
ているものとし、従ってその供給電圧ｙ ｅｅは正であ
る。
ているものとし、従ってその供給電圧ｙ ｅｅは正であ
る。
第２図において、この特に好まれる実施例による投入リ
セット回路は基準電圧発生装置を含み、同装置は２つの
デプリーション・トランジスタＭ、、Ｍ２とにより構成
されており、同トランジスタは供給電圧■ｃｃとアース
との間に直列に接続されており、そのゲートはアースと
接続されており、従って通常は飽和領域で作動する。基
準電圧信号ｖ ｒａｆはトランジスタＭ１のソースとト
ランジスタＭ２のドレインとの間のノード（ｎｏｄｅ）
により供給されろ。
セット回路は基準電圧発生装置を含み、同装置は２つの
デプリーション・トランジスタＭ、、Ｍ２とにより構成
されており、同トランジスタは供給電圧■ｃｃとアース
との間に直列に接続されており、そのゲートはアースと
接続されており、従って通常は飽和領域で作動する。基
準電圧信号ｖ ｒａｆはトランジスタＭ１のソースとト
ランジスタＭ２のドレインとの間のノード（ｎｏｄｅ）
により供給されろ。
更にリセット回路は電圧追従装置を含み、同装置はデプ
リーション・トランジスタを含み、同装置のゲートはア
ースに接続されており（供給電圧ｙ ｃｃに接続されて
いる）負荷を有し、同負荷は直列に接続されており、そ
のゲートがダイオード接続されている２つのナチュラル
・トランジスタＭ３及びＭｓによって構成されている。
リーション・トランジスタを含み、同装置のゲートはア
ースに接続されており（供給電圧ｙ ｃｃに接続されて
いる）負荷を有し、同負荷は直列に接続されており、そ
のゲートがダイオード接続されている２つのナチュラル
・トランジスタＭ３及びＭｓによって構成されている。
即ちトランジスタＭ４は電流発生装置の働きをし、トラ
ンジスタＭ３及びＭ、は抵抗性負荷と等価である。追従
装置Ｍ ｓ 、 Ｍ ａ 、 Ｍ ｓはＭ４のドレイン
から電圧信号を供給し同信号は以下入力信号Ｖ、。と称
する。負荷にナチュラル・トランジスタを使用したこと
により供給電圧■ｅｃが降下した場合に上記の負荷が遮
断されることを阻止する。
ンジスタＭ３及びＭ、は抵抗性負荷と等価である。追従
装置Ｍ ｓ 、 Ｍ ａ 、 Ｍ ｓはＭ４のドレイン
から電圧信号を供給し同信号は以下入力信号Ｖ、。と称
する。負荷にナチュラル・トランジスタを使用したこと
により供給電圧■ｅｃが降下した場合に上記の負荷が遮
断されることを阻止する。
第２図において更に投入リセット回路は、双安定コンパ
レータ又はラッチを含み、同コンパレータは４つのナチ
ュラル・トランジスタＭ６゜Ｍ ７． Ｍ ａ 、 Ｍ
ｅによって構成されている。２つのトランジスタＭ８
及びＭ９はそのソースがアースに接続されており、ゲー
トは相互に他のトランジスタのトレインに接続されてい
て双安定回路を形成する。更にＭｓ及びＭ９のドレイン
はそれぞれのトランジスタＭ６及びＭ７を介して供給電
圧■ｃｃに達し、同トランジスタのゲートには信号Ｖ
ｒｅｆ及び■、がそれぞれ加えられる。
レータ又はラッチを含み、同コンパレータは４つのナチ
ュラル・トランジスタＭ６゜Ｍ ７． Ｍ ａ 、 Ｍ
ｅによって構成されている。２つのトランジスタＭ８
及びＭ９はそのソースがアースに接続されており、ゲー
トは相互に他のトランジスタのトレインに接続されてい
て双安定回路を形成する。更にＭｓ及びＭ９のドレイン
はそれぞれのトランジスタＭ６及びＭ７を介して供給電
圧■ｃｃに達し、同トランジスタのゲートには信号Ｖ
ｒｅｆ及び■、がそれぞれ加えられる。
最後にＭｓ及びＭ９のドレインはそれぞれ２つのトラン
ジスタＭＩＯ及びＭ目のゲートに接続されており、同ト
ランジスタは供給電圧Ｖ ｅＣとアースとの間に直列に
接続されている。トランジスタ間口はエンハンス型で、
一方Ｍ１０はデプリーション型である。２つのトランジ
スタＭ１ｇ及びＭ目の補足的効果は双安定コンパレータ
のスイッチングスピードを改善するにあたり、そのノー
トに出力信号ＦＯＲを出し同信号が所望のリセット信号
である。
ジスタＭＩＯ及びＭ目のゲートに接続されており、同ト
ランジスタは供給電圧Ｖ ｅＣとアースとの間に直列に
接続されている。トランジスタ間口はエンハンス型で、
一方Ｍ１０はデプリーション型である。２つのトランジ
スタＭ１ｇ及びＭ目の補足的効果は双安定コンパレータ
のスイッチングスピードを改善するにあたり、そのノー
トに出力信号ＦＯＲを出し同信号が所望のリセット信号
である。
上記の回路の作動を説明するためには、供給電圧の立上
り中は双安定コンパレータがＭｓがオフ、Ｍ、がオンの
形態をとり、従ってＶ８が高＜ Ｖ ｅが低いことを観
察すべきであろう。事実トランジスタＭ３． Ｍｓは当
初は導通せず従ってＭ７をオフに維持する。逆にＭ、は
直ちにオンしＶ８は強制的に高くなり、双安定の再生効
果によりＭｓはオフにとどまりＭ９はオンにとどまる。
り中は双安定コンパレータがＭｓがオフ、Ｍ、がオンの
形態をとり、従ってＶ８が高＜ Ｖ ｅが低いことを観
察すべきであろう。事実トランジスタＭ３． Ｍｓは当
初は導通せず従ってＭ７をオフに維持する。逆にＭ、は
直ちにオンしＶ８は強制的に高くなり、双安定の再生効
果によりＭｓはオフにとどまりＭ９はオンにとどまる。
この状態は、ｖｌ、、がＶ ｒａｆより大きくなってコ
ンパレータをスイッチングさせる迄維持される。
ンパレータをスイッチングさせる迄維持される。
この回路の作動及び大きさの基準を更に良好に理解する
ためには、まず２つのトランジスタＭ１及びＭ２が飽和
領域にあるために以下の関係が成立することにン主目す
べきであろう。
ためには、まず２つのトランジスタＭ１及びＭ２が飽和
領域にあるために以下の関係が成立することにン主目す
べきであろう。
・・・（１）
ただしＷ、、Ｗ２及びり、、Ｌ２はそれぞれ２つのトラ
ンジスタＭ１及びＭ２のチャンネル幅及びチャンネル長
であり、ＶＴｄｅｐはデプリーション閾値電圧で、ｋ′
はチャンネルの中における電荷のキャリアの移動度と酸
化層の容量との積である。ｋ−Ｗ２／Ｌ２Ｘ Ｌ＋／Ｗ
＋ とすると（１１式から Ｖ ｒｅｔ−−Ｖ Ｔｄｅｐ× （１ｎ）が得られる。
ンジスタＭ１及びＭ２のチャンネル幅及びチャンネル長
であり、ＶＴｄｅｐはデプリーション閾値電圧で、ｋ′
はチャンネルの中における電荷のキャリアの移動度と酸
化層の容量との積である。ｋ−Ｗ２／Ｌ２Ｘ Ｌ＋／Ｗ
＋ とすると（１１式から Ｖ ｒｅｔ−−Ｖ Ｔｄｅｐ× （１ｎ）が得られる。
Ｖ ｒｅｆ ” ３にするために特にｗ＋／Ｌ＋＝１０
０／４及びＷ２／Ｌ２＝３／４０が用いられる。基準電
圧発生装置の構造により及び第３図に示されているよう
に供給電圧がそれを可能にすると、直ちにＶ ｒｅｆが
この値に達し以後正確に一定となる。
０／４及びＷ２／Ｌ２＝３／４０が用いられる。基準電
圧発生装置の構造により及び第３図に示されているよう
に供給電圧がそれを可能にすると、直ちにＶ ｒｅｆが
この値に達し以後正確に一定となる。
第３図は更に供給電圧が所望の閾値以下に降下するたび
に回路が再スイッチする様子を示しＶｌｎはこの電圧の
縮小コピーである。
に回路が再スイッチする様子を示しＶｌｎはこの電圧の
縮小コピーである。
コンパレータが約４ボルトの供給電圧の近くでスイッチ
できるためには［産業上の利用分野コの欄に記載したよ
うに■ｅｃ＝４ボルトの場合に追従装置が３ボルトに等
しい入力信号を出さなければならない。即ちトランジス
タＭ３及びＭ５により構成された実質的に抵抗性を有す
る負荷がＭ４により供給される電流に対して１ボルトの
電圧効果を与える。ｗ４及びＬ４によってＭ４のチャン
ネルの幅及び長さを示すとＭ４のチャンネルの中の電流
１ ｄｉｐは以下の式％式％ 今ｖＸでトランジスタＭ３とＭ、との間のノードの電位
を示すとＭ４の負荷即ち（Ｗ Ｓ及びＬ３に対する定義
により）Ｍ３の中の電流は次の式、即ち Ｉｎａｔ＝ Ｘ （Ｖ＊−Ｖｌｎ）’ Ｘ ｋ’ｎａ
ｔ ・＝ （３）によって与えられ、ここにおい
てＶ、−（Ｖｃｅ＋Ｖ、ｎ）／２である。即ちＭ５及び
Ｍ３における電圧効果はほぼ等しい。式（２）及び（３
）を等しいと置くと であるので関係 ｖｌｎ ” ｖｃｃ −２ＸＶＴｄａＯＸ Ｋが
得られる。
できるためには［産業上の利用分野コの欄に記載したよ
うに■ｅｃ＝４ボルトの場合に追従装置が３ボルトに等
しい入力信号を出さなければならない。即ちトランジス
タＭ３及びＭ５により構成された実質的に抵抗性を有す
る負荷がＭ４により供給される電流に対して１ボルトの
電圧効果を与える。ｗ４及びＬ４によってＭ４のチャン
ネルの幅及び長さを示すとＭ４のチャンネルの中の電流
１ ｄｉｐは以下の式％式％ 今ｖＸでトランジスタＭ３とＭ、との間のノードの電位
を示すとＭ４の負荷即ち（Ｗ Ｓ及びＬ３に対する定義
により）Ｍ３の中の電流は次の式、即ち Ｉｎａｔ＝ Ｘ （Ｖ＊−Ｖｌｎ）’ Ｘ ｋ’ｎａ
ｔ ・＝ （３）によって与えられ、ここにおい
てＶ、−（Ｖｃｅ＋Ｖ、ｎ）／２である。即ちＭ５及び
Ｍ３における電圧効果はほぼ等しい。式（２）及び（３
）を等しいと置くと であるので関係 ｖｌｎ ” ｖｃｃ −２ＸＶＴｄａＯＸ Ｋが
得られる。
Ｗ３／Ｌ３− Ｗｓ／Ｌ５−２０／３及びｗ４八４−３
／１５を選択すると以下の関係即ち ｖＩｎ ”’Ｖｃｅ −０，５Ｘ ｙ が得られ、ここにおいてｙは１より大きなファクターで
いわゆる“ボディ効果”を考慮したものである。
／１５を選択すると以下の関係即ち ｖＩｎ ”’Ｖｃｅ −０，５Ｘ ｙ が得られ、ここにおいてｙは１より大きなファクターで
いわゆる“ボディ効果”を考慮したものである。
双安定コンパレータの中に４つの均質な（総てナチュラ
ル型の）ＭＯＳトランジスタを用いることにより、総て
のトランジスタが同じように影響されるので製造過程に
おける変化の排除が ・改善されることは明らかである
。更にコンパレータが基準電圧及び追従装はがら離脱し
ており、ゲート上で制御されるトランジスタＭ６及びＭ
７が存在するために大きさが非常に容易に定められ、か
つトリガー閾値も容易に変更できる。
ル型の）ＭＯＳトランジスタを用いることにより、総て
のトランジスタが同じように影響されるので製造過程に
おける変化の排除が ・改善されることは明らかである
。更にコンパレータが基準電圧及び追従装はがら離脱し
ており、ゲート上で制御されるトランジスタＭ６及びＭ
７が存在するために大きさが非常に容易に定められ、か
つトリガー閾値も容易に変更できる。
ループゲインが１以下の領域におけるコンパレータの作
動を分析すると更に、コンパレータはいくらかでも高く
できる差モードゲインを有する一方同時に共通モードゲ
インが１／２になる傾向を有することが判明する。この
ことは作動がスイッチング閾値の広い範囲で行なうこと
ちができ、コンパレータの作動機能を改善する効果を有
し更に入力電圧の間の差が小さい場合でも作動の確実性
を改善する。
動を分析すると更に、コンパレータはいくらかでも高く
できる差モードゲインを有する一方同時に共通モードゲ
インが１／２になる傾向を有することが判明する。この
ことは作動がスイッチング閾値の広い範囲で行なうこと
ちができ、コンパレータの作動機能を改善する効果を有
し更に入力電圧の間の差が小さい場合でも作動の確実性
を改善する。
以上本発明の特に好まれる実施例に関して説明したが本
発明の要旨を逸脱することなく同等な改善及び変更が行
なわれることは当然である。
発明の要旨を逸脱することなく同等な改善及び変更が行
なわれることは当然である。
第１図は本発明による回路に用いられる３つの型のトラ
ンジスタの代表的な特性曲線である。 第２図は本発明の特に好まれる実施例による投入リセッ
ト回路の図である。 第３図は第２図の回路の作動中のある電圧の様相を時間
に対して示したものである。 Ｍ１〜Ｍ、１・・・トランジスタ Ｖ、ｌｌ、・・・基準電圧信号 ｙ ｃｃ・・・供給電圧 Ｖｌｎ・・・入力信号 ＦＯＲ・・・出力信号 ０．１ ０．２ ０．３
”’ζし■・、こ
ンジスタの代表的な特性曲線である。 第２図は本発明の特に好まれる実施例による投入リセッ
ト回路の図である。 第３図は第２図の回路の作動中のある電圧の様相を時間
に対して示したものである。 Ｍ１〜Ｍ、１・・・トランジスタ Ｖ、ｌｌ、・・・基準電圧信号 ｙ ｃｃ・・・供給電圧 Ｖｌｎ・・・入力信号 ＦＯＲ・・・出力信号 ０．１ ０．２ ０．３
”’ζし■・、こ
Claims (1)
- 【特許請求の範囲】 １、供給電圧がプリセットされた閾値を越えた場合に、
リセットパルスを供給するように構成されたＮＭＯＳ技
術に於けるデジタル集積回路の投入リセット回路装置に
おいて ａ）供給電圧がプリセットされた閾値より高くなった場
合に、プリセットされた一定の値を有する基準信号を供
給するように構成され、供給電圧とアースとの間に接続
された基準電圧発生装置と、 ｂ）プリセットされた縮小ファクターで供給電圧の様相
をコピーする入力信号を発生するように構成された供給
追従装置と、 ｃ）上記の基準信号により駆動される第１の入力、及び
上記の入力信号により駆動される第２の入力を有し、入
力信号が上記の基準信号を越えた場合に当初の第１の状
態から第２の状態に切り換るように構成された双安定コ
ンパレータと を含むことを特徴とする投入リセット回路装置。 ２、更に上記の基準電圧発生装置が電源とアースとの間
に直列に接続された２つのデプリーション・トランジス
タによって構成されており、それぞれのトランジスタの
ゲートがアースに接続されており、上記の２つのトラン
ジスタの間のノードが上記の基準信号を供給することを
特徴とする特許請求の範囲第１項に記載の投入リセット
回路装置。 ３、更に上記の供給電圧追従装置が２つのそれぞれダイ
オードに接続されたナチュラル・トランジスタを含み、
同トランジスタが相互に直列に接続されており、ゲート
がアースに接続されたデプリーション・トランジスタの
負荷の働きをし上記のデプリーション・トランジスタの
ドレインが上記の入力信号を供給することを特徴とする
特許請求の範囲第１項又は第２項に記載の投入リセット
回路装置。 ４、更に上記の双安定コンパレータが電源とアースとの
間で２つずつ直列に接続された４つのナチュラル・トラ
ンジスタを含み、電源に接続されたトランジスタのゲー
トはそれぞれ上記の基準信号及び上記の入力信号により
駆動され、アースに接続された２つのトランジスタのゲ
ートは相互に相手方のドレインに接続されていることを
特徴とする特許請求の範囲第１項乃至第３項のいずれか
１つに記載の投入リセット回路装置。 ５、更に補助段階を有し同段階は上記の双安定コンパレ
ータの状態により駆動され、上記の双安定コンパレータ
のスイッチング速度を改善するように構成されているこ
とを特徴とする特許請求の範囲第１項乃至第４項のいず
れか１つに記載の投入リセット回路装置。 ６、上記の補助段階が電源とアースとの間に直列に接続
されたデプリーション・トランジスタ及びエンハンス・
トランジスタを含み、同トランジスタのゲートが上記の
双安定コンパレータのそれぞれの出力に接続されている
ことを特徴とする特許請求の範囲第５項に記載の投入リ
セット回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62304367A JP2735835B2 (ja) | 1987-12-01 | 1987-12-01 | 論理集積回路の電源投入リセット回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62304367A JP2735835B2 (ja) | 1987-12-01 | 1987-12-01 | 論理集積回路の電源投入リセット回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01171318A true JPH01171318A (ja) | 1989-07-06 |
| JP2735835B2 JP2735835B2 (ja) | 1998-04-02 |
Family
ID=17932168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62304367A Expired - Lifetime JP2735835B2 (ja) | 1987-12-01 | 1987-12-01 | 論理集積回路の電源投入リセット回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2735835B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020068445A (ja) * | 2018-10-24 | 2020-04-30 | エイブリック株式会社 | 基準電圧回路及びパワーオンリセット回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5752981U (ja) * | 1980-09-13 | 1982-03-27 | ||
| JPS5793722A (en) * | 1980-12-03 | 1982-06-10 | Toshiba Corp | Integrated circuit |
| JPS61195123U (ja) * | 1985-05-17 | 1986-12-05 | ||
| JPS6239336U (ja) * | 1985-08-28 | 1987-03-09 |
-
1987
- 1987-12-01 JP JP62304367A patent/JP2735835B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5752981U (ja) * | 1980-09-13 | 1982-03-27 | ||
| JPS5793722A (en) * | 1980-12-03 | 1982-06-10 | Toshiba Corp | Integrated circuit |
| JPS61195123U (ja) * | 1985-05-17 | 1986-12-05 | ||
| JPS6239336U (ja) * | 1985-08-28 | 1987-03-09 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020068445A (ja) * | 2018-10-24 | 2020-04-30 | エイブリック株式会社 | 基準電圧回路及びパワーオンリセット回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2735835B2 (ja) | 1998-04-02 |
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