JPH01173885A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01173885A JPH01173885A JP62333435A JP33343587A JPH01173885A JP H01173885 A JPH01173885 A JP H01173885A JP 62333435 A JP62333435 A JP 62333435A JP 33343587 A JP33343587 A JP 33343587A JP H01173885 A JPH01173885 A JP H01173885A
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- JP
- Japan
- Prior art keywords
- vth
- input
- logic circuit
- inverters
- signal
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル半導体集積回路に関し、その測定
１０回路に関するものである。
１０回路に関するものである。
第４図は、従来の入力電圧しきい値（Ｖｔｈ ）測定に
係る一般的な［０１ＦＰＲである。図において、１１：
は内部に論理回路が形成された半導体集積回路装置本体
、１２１はこの半導体集積回路装置本体Ｉｌ＋に接続さ
れる複数の入力ピン、１３）はｖｔｈ測定の際入力ピン
１２）てそｈぞれ印加される複数の入力電圧ｒＶｉｈ）
、（４１は内部論理回路１■からの出力？得る出力ピン
である。
係る一般的な［０１ＦＰＲである。図において、１１：
は内部に論理回路が形成された半導体集積回路装置本体
、１２１はこの半導体集積回路装置本体Ｉｌ＋に接続さ
れる複数の入力ピン、１３）はｖｔｈ測定の際入力ピン
１２）てそｈぞれ印加される複数の入力電圧ｒＶｉｈ）
、（４１は内部論理回路１■からの出力？得る出力ピン
である。
第５図は従来用いられている入力′車圧しきい値（Ｖｔ
ｈ）測定法を示すフローチャートであり、以下これに沿
って測定法？説明する。ステップ（６；で出力ピン・４
１からの出力重圧（Ｖｏ ）？得るために一定のテスト
パターンが必要な内部論理回路ＩＩ＋に対して規定のテ
ストパターンを入力しておき、ステップ（６）で入力電
圧ｒｖｉｉ １ ｆ Ｖｔｈ （Ｄ ”Ｌ”側の噴″’
ＶｒＬ”に設定して入力ピン（２１に印加する。
ｈ）測定法を示すフローチャートであり、以下これに沿
って測定法？説明する。ステップ（６；で出力ピン・４
１からの出力重圧（Ｖｏ ）？得るために一定のテスト
パターンが必要な内部論理回路ＩＩ＋に対して規定のテ
ストパターンを入力しておき、ステップ（６）で入力電
圧ｒｖｉｉ １ ｆ Ｖｔｈ （Ｄ ”Ｌ”側の噴″’
ＶｒＬ”に設定して入力ピン（２１に印加する。
このとき、ステップ（７１により入力ピン）２１に対応
する出力ピン１４１から得られるｖ□をモニターし、１
１Ｌ＃信号が 得られているが台が全判定する。
する出力ピン１４１から得られるｖ□をモニターし、１
１Ｌ＃信号が 得られているが台が全判定する。
ここで“Ｌ〃倍信号得られない場合、ステップ（８）に
示されるように測定される半導体集積回路は不良品とみ
なされる。” Ｌ ” ＳＦ３号を得た場合、次ＶＣス
テップ（９１に示されるようにＶｉｈ ｉ ＶｔｈのＨ
＃側の鳴′ヤニ■〃に設定して、これを入力ピン１２１
に印加する。同峰にステップｔｌｏｌに示されるようＫ
Ｖｏｆモニターし、′Ｈ゛１信号が得られない場合、ス
テラプリυにより測定される半導体集積回路を不良品と
みなす。パＨ〃信号が得られ、かつ未測定の入力ピンが
ある場合には、ステップ１１２１に示されるようにその
未測定の入力ピンに必要なテトパターンを入力した１糸
ち、同様にｖＯゲそニターし、全てのｖＯのモニターが
合格であった場合のみ、ステップ０３１によりその氾１
１定された半導体集積回路全良品とする。
示されるように測定される半導体集積回路は不良品とみ
なされる。” Ｌ ” ＳＦ３号を得た場合、次ＶＣス
テップ（９１に示されるようにＶｉｈ ｉ ＶｔｈのＨ
＃側の鳴′ヤニ■〃に設定して、これを入力ピン１２１
に印加する。同峰にステップｔｌｏｌに示されるようＫ
Ｖｏｆモニターし、′Ｈ゛１信号が得られない場合、ス
テラプリυにより測定される半導体集積回路を不良品と
みなす。パＨ〃信号が得られ、かつ未測定の入力ピンが
ある場合には、ステップ１１２１に示されるようにその
未測定の入力ピンに必要なテトパターンを入力した１糸
ち、同様にｖＯゲそニターし、全てのｖＯのモニターが
合格であった場合のみ、ステップ０３１によりその氾１
１定された半導体集積回路全良品とする。
従来のｖｔｈ測定１０１ｂＦ＋では、入力ピン（２１そ
れぞれに入力電圧１３１が必要であり、また人力ピンに
応じて必要なテストパターンを入力したり、全人力ピン
に対してそれぞれ対応する出力ピン１４１からｖ□をモ
ニターすることによりｖｔｈ判定判定次行ねばならず、
測定にＩ試して多大の時間が費やされるという問題点が
あった。
れぞれに入力電圧１３１が必要であり、また人力ピンに
応じて必要なテストパターンを入力したり、全人力ピン
に対してそれぞれ対応する出力ピン１４１からｖ□をモ
ニターすることによりｖｔｈ判定判定次行ねばならず、
測定にＩ試して多大の時間が費やされるという問題点が
あった。
本発明は上記のような問題点を解消するためになされた
もので、測定の容易な半導体集積回路装置を得ることを
目的とする。
もので、測定の容易な半導体集積回路装置を得ることを
目的とする。
本発明に係る半導体集積回路装置は、内部論理回路と、
この内部論理回路と同一製造条件の複数のインバータと
、この複数のインバータの出力を入力とした排他的論理
回路を設けたものである。
この内部論理回路と同一製造条件の複数のインバータと
、この複数のインバータの出力を入力とした排他的論理
回路を設けたものである。
本発明は、内部論理回路と同一製造条件の複数のインバ
ータにより内部論理回路の特性値が推測できる。
ータにより内部論理回路の特性値が推測できる。
以下、本発明の一実施例ｒ図に従って説明する。第１図
は本発明の一実施例によるｖｔｈ測定＋０１路であり、
Ｉｌ＋は内部論理回路であり、１２１はこの内部論理Ｉ
１１に接続される複数の入力ピン、３１はこれら入力ピ
ン（２１を短絡したものに印加する入力電圧（Ｖｉｈ）
、（４１は内部論理回路）１）からの出力を得る出力ン
ピである。ａ４は内部論理回路１１１と入力ピン（２）
の間に設けられた複数のインバータ、（＋（へ）はこれ
ら複数のインバータＩのうち少なくとも１つのインバー
タの入出力を入力とする排他的ＮＯＲ論理回路、ＵＳは
前記の全インバータ１１４１の出力を入力とする排他Ｅ
ｌ’１０Ｒ論理回路、１７１１−ｔこれら排他的ＮＯＲ
論理回路ｕａｉと排他的ＯＲ論理回路ＵＳの出力を入力
とするＯＲ論理回路、（１８１［このＯＲ論理回路（Ｉ
７１の出力ピン（テストピン）である。
は本発明の一実施例によるｖｔｈ測定＋０１路であり、
Ｉｌ＋は内部論理回路であり、１２１はこの内部論理Ｉ
１１に接続される複数の入力ピン、３１はこれら入力ピ
ン（２１を短絡したものに印加する入力電圧（Ｖｉｈ）
、（４１は内部論理回路）１）からの出力を得る出力ン
ピである。ａ４は内部論理回路１１１と入力ピン（２）
の間に設けられた複数のインバータ、（＋（へ）はこれ
ら複数のインバータＩのうち少なくとも１つのインバー
タの入出力を入力とする排他的ＮＯＲ論理回路、ＵＳは
前記の全インバータ１１４１の出力を入力とする排他Ｅ
ｌ’１０Ｒ論理回路、１７１１−ｔこれら排他的ＮＯＲ
論理回路ｕａｉと排他的ＯＲ論理回路ＵＳの出力を入力
とするＯＲ論理回路、（１８１［このＯＲ論理回路（Ｉ
７１の出力ピン（テストピン）である。
第２図は本発明の一実施例におけるｖｔｈ測定結果であ
り、１１Ｌ１は良品の場合、（ｂ）は不良品の場合を示
している。ｖｔｈを上げしゆくと、ある入力電圧（Ｖｉ
ｌｌ）でテストピン（１８１から出力される信号が”
Ｈ”からＬ〃に変化する。ここでに全入力ピンの中でｖ
ｔｈの最小のものが” Ｌ ”からＨ〃へ変化させてい
るので、ｖｔｈの最小値が判明する。更にＶｉｈ ？上
げてゆくと全入力ピンの中で最大のｖｔｈ １有するも
のの作用で信号が′“Ｈ〃からＬ〃へ変化する。全イン
バータ（１４１のｖｔｈのばらつきが図にあるように゛
” Ｈ”信号で示され、これにより良品、不良品の判断
が可能である。
り、１１Ｌ１は良品の場合、（ｂ）は不良品の場合を示
している。ｖｔｈを上げしゆくと、ある入力電圧（Ｖｉ
ｌｌ）でテストピン（１８１から出力される信号が”
Ｈ”からＬ〃に変化する。ここでに全入力ピンの中でｖ
ｔｈの最小のものが” Ｌ ”からＨ〃へ変化させてい
るので、ｖｔｈの最小値が判明する。更にＶｉｈ ？上
げてゆくと全入力ピンの中で最大のｖｔｈ １有するも
のの作用で信号が′“Ｈ〃からＬ〃へ変化する。全イン
バータ（１４１のｖｔｈのばらつきが図にあるように゛
” Ｈ”信号で示され、これにより良品、不良品の判断
が可能である。
第３図は本発明の一実施例におけるｖｔｈ測定方法のフ
ローチャートである。短絡した全入力ピン；２）に入力
電圧（３１ヲかけ、ステップ２υにより入力電圧（３１
を入力電圧しきい値の” Ｌ ”側の値” Ｖ Ｉ Ｌ
”に設定し、ステップのからテストピンＱ８１からの
出力電圧をモニターする。このとき、ステップ例に示さ
れるようにモニターした信号がＨ〃ならば不良品とみな
し、信号が” Ｌ ’ｌならばステップ（２４１に示さ
れるように入力電圧を入力電圧しきい値の“Ｈ”側の値
” ＶＩ Ｈ”に設定する。次にステップ（′２Ｂに示
されるようにテストピン（ｌ鵠からの出力電圧をモニタ
ーする。このときステップ四に示されるようにモニター
した信号が” Ｈ”ならば不良品とみなし、信号が”
Ｌ ”ならばステップｎにより良品と判定する。
ローチャートである。短絡した全入力ピン；２）に入力
電圧（３１ヲかけ、ステップ２υにより入力電圧（３１
を入力電圧しきい値の” Ｌ ”側の値” Ｖ Ｉ Ｌ
”に設定し、ステップのからテストピンＱ８１からの
出力電圧をモニターする。このとき、ステップ例に示さ
れるようにモニターした信号がＨ〃ならば不良品とみな
し、信号が” Ｌ ’ｌならばステップ（２４１に示さ
れるように入力電圧を入力電圧しきい値の“Ｈ”側の値
” ＶＩ Ｈ”に設定する。次にステップ（′２Ｂに示
されるようにテストピン（ｌ鵠からの出力電圧をモニタ
ーする。このときステップ四に示されるようにモニター
した信号が” Ｈ”ならば不良品とみなし、信号が”
Ｌ ”ならばステップｎにより良品と判定する。
なお、上記実施例では入力電圧をある唾に設定して、ｖ
ｔｈの判断を行なったが、入力電圧を除々に上げてｖｔ
ｈの最大値、最小値を調べたり、またいったん入力電圧
をｖｔｈの最大値以上に上げた後、除々に入力電圧を下
げてｖｔｈの最大値、最小値を調べることでそのヒステ
リシス金測定することもできる。この七きの測定図は第
２図の通りである◇ 〔発明の効果〕 以上のように、本発明によれば内部論理回路と同一製造
条件のインバータと排他的論理回路ｒ設けたので特性値
の測定が一度にでき、このため測定時間が大幅に短縮で
きる効果がある。
ｔｈの判断を行なったが、入力電圧を除々に上げてｖｔ
ｈの最大値、最小値を調べたり、またいったん入力電圧
をｖｔｈの最大値以上に上げた後、除々に入力電圧を下
げてｖｔｈの最大値、最小値を調べることでそのヒステ
リシス金測定することもできる。この七きの測定図は第
２図の通りである◇ 〔発明の効果〕 以上のように、本発明によれば内部論理回路と同一製造
条件のインバータと排他的論理回路ｒ設けたので特性値
の測定が一度にでき、このため測定時間が大幅に短縮で
きる効果がある。
第１図は本発明の一実施例による半導体集積回路のｖｔ
ｈ測定１０１路、第２図はその測定図、第３図はその測
定方法のフローチャート、第４図は従来のｖｔｈ測定回
路、第５図は従来のｖｔｈ測定方法のフローチャートで
ある。 図において、＋１ｌＶｉ内部論理回路、１２！は出力ピ
ン、１３１け入力電圧、１４１ハ出力ピン、 ｔ１４１
はインバータ、ａｏは排他的ＮＯＲ論理（ロ）路、ａ−
は排他的ＯＲ論理回路ｓＯηはＯＲ論理回路、Ｑ８１は
テストピンである。 なお、各図中同一符号は同一または相当部分？示す。 第２図 （α） ２０、負りの順〕各 （ｂ＞ 第３図 第４図 第５図 手続補正書（自発） 昭和 年 月 日
ｈ測定１０１路、第２図はその測定図、第３図はその測
定方法のフローチャート、第４図は従来のｖｔｈ測定回
路、第５図は従来のｖｔｈ測定方法のフローチャートで
ある。 図において、＋１ｌＶｉ内部論理回路、１２！は出力ピ
ン、１３１け入力電圧、１４１ハ出力ピン、 ｔ１４１
はインバータ、ａｏは排他的ＮＯＲ論理（ロ）路、ａ−
は排他的ＯＲ論理回路ｓＯηはＯＲ論理回路、Ｑ８１は
テストピンである。 なお、各図中同一符号は同一または相当部分？示す。 第２図 （α） ２０、負りの順〕各 （ｂ＞ 第３図 第４図 第５図 手続補正書（自発） 昭和 年 月 日
Claims (1)
- 内部論理回路と、この内部論理回路と複数の入力端子
の間に設けられた前記内部論理回路と同一製造条件の複
数のインバータと、この複数のインバータの出力を入力
とした排他的論理回路を備えた半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62333435A JPH01173885A (ja) | 1987-12-28 | 1987-12-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62333435A JPH01173885A (ja) | 1987-12-28 | 1987-12-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01173885A true JPH01173885A (ja) | 1989-07-10 |
Family
ID=18266073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62333435A Pending JPH01173885A (ja) | 1987-12-28 | 1987-12-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01173885A (ja) |
-
1987
- 1987-12-28 JP JP62333435A patent/JPH01173885A/ja active Pending
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