JPS63100385A - Ｄｃ不良検査方式 - Google Patents
Ｄｃ不良検査方式Info
- Publication number
- JPS63100385A JPS63100385A JP61245917A JP24591786A JPS63100385A JP S63100385 A JPS63100385 A JP S63100385A JP 61245917 A JP61245917 A JP 61245917A JP 24591786 A JP24591786 A JP 24591786A JP S63100385 A JPS63100385 A JP S63100385A
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- Japan
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- under test
- signal pin
- mis
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はＭＩＳ・ＩＣの良否判定に於て、ＤＣυ
不良の検出率を向上すべく、被試験ＭＩＳ・工８の被試
験信号ピンにリーク電流を与えつつ討被試験信号ピンの
電圧を測定し判定することにより、検出性能の高信頼化
を実現したものである。
験信号ピンにリーク電流を与えつつ討被試験信号ピンの
電圧を測定し判定することにより、検出性能の高信頼化
を実現したものである。
本発明は、ＭＩＳ・ＩＣのＤＣ的良否を判定する検査方
式に係り、特にリーク電流に従う起電電圧に基きＤＣ的
良否を判定するＤＣ不良検査方式％式％ 〔従来の技術〕 従来のＭＩＳ・ＩＣの検査方式を、第６図従来の検査方
式ブロック図にて示す。
式に係り、特にリーク電流に従う起電電圧に基きＤＣ的
良否を判定するＤＣ不良検査方式％式％ 〔従来の技術〕 従来のＭＩＳ・ＩＣの検査方式を、第６図従来の検査方
式ブロック図にて示す。
第６図に於て、ＭＩＳ・ＩＣ３け被試験信号ピン４のＤ
Ｃ特性に従い良否を判定される被試験ＩＣであや、電源
ピン５、グランドピン６に対しては、必要に応じて動作
電圧を印加するものとし、被試験信号ピン４にあっては
、これが出力信号ピンあるｂは入出力信号ピンである場
合、例えば他の制御信号ピンを用することによりハイイ
ンピ−ダンス状態に制御するものとする。
Ｃ特性に従い良否を判定される被試験ＩＣであや、電源
ピン５、グランドピン６に対しては、必要に応じて動作
電圧を印加するものとし、被試験信号ピン４にあっては
、これが出力信号ピンあるｂは入出力信号ピンである場
合、例えば他の制御信号ピンを用することによりハイイ
ンピ−ダンス状態に制御するものとする。
定電圧ｉ！源１０は、ＭＩＳ−ＩＣ３の被試験信号ピン
４に対しリーク電流を流すべく、電圧を加えるものであ
り、電流計１１＃′ｉ、被試験信号ピン４のリーク電流
を測定するものである。
４に対しリーク電流を流すべく、電圧を加えるものであ
り、電流計１１＃′ｉ、被試験信号ピン４のリーク電流
を測定するものである。
ワ６図図示の方法にて、被試験Ｍ Ｉ Ｓ −Ｉ Ｃ３
のＤＣ的な良否を判定する場合は、被試験信号ピン４に
接続された電流計１１の値に従い、判定を行うものであ
った。
のＤＣ的な良否を判定する場合は、被試験信号ピン４に
接続された電流計１１の値に従い、判定を行うものであ
った。
上Ｆ従来技術に於てはＭＩＳ−ＩＣのＤＣ不良を検出す
るにあたり、リーク電流の大小に基〈良否判定しか行え
ず、他の要因によるＤＣ不良、例えば信号ピンのＩＣ内
部での断線・短絡等の検出は極めて困難であった。
るにあたり、リーク電流の大小に基〈良否判定しか行え
ず、他の要因によるＤＣ不良、例えば信号ピンのＩＣ内
部での断線・短絡等の検出は極めて困難であった。
第１図に本発明のＤＣ不良検査方式原理ブロック図を示
す。
す。
第１図に於て、ＤＣ’不良検査を行うＭＩＳ−ＩＣ’３
け、電源ピン５及びグランドピン６を介し動作電圧が印
加されるものとし、被試ひ信号ピン４は、これが出力信
号ピンあるｂは入出力信号ピンである場合は列えは他の
制御信号ピンを用ｂハイインピーダンス状態にするもの
とする。
け、電源ピン５及びグランドピン６を介し動作電圧が印
加されるものとし、被試ひ信号ピン４は、これが出力信
号ピンあるｂは入出力信号ピンである場合は列えは他の
制御信号ピンを用ｂハイインピーダンス状態にするもの
とする。
定電流源１け、ＭＩＳ・ＩＣ３の被試験信号ピン４に対
しリーク電流を発生させるものであり、電圧計２は、被
試験信号ピン４での電圧、即ちあるリーク電流を発生さ
せるに必要な電圧を測定するものである。
しリーク電流を発生させるものであり、電圧計２は、被
試験信号ピン４での電圧、即ちあるリーク電流を発生さ
せるに必要な電圧を測定するものである。
本発明のＤＣＣ不良検力方式よｈば、リーク電流を発生
させる電源として定電流源を用ｂ１ある＋１−り電流に
おける印加電圧を定電流源と並列に接続した電圧計にて
測定することにより、従来の方式とけ異り被試験信号ピ
ンに印加これる電圧が変化するため、ＩＣ内部でのピン
の断線ある込は短絡に係る不良と、ＩＣ素子のり−ク１
！流値の異常に係る不良との双方についての検出が可能
となる。
させる電源として定電流源を用ｂ１ある＋１−り電流に
おける印加電圧を定電流源と並列に接続した電圧計にて
測定することにより、従来の方式とけ異り被試験信号ピ
ンに印加これる電圧が変化するため、ＩＣ内部でのピン
の断線ある込は短絡に係る不良と、ＩＣ素子のり−ク１
！流値の異常に係る不良との双方についての検出が可能
となる。
本発明の一実施例を第２図に示す。
１２図にてｗ１図と同一符号のものは同一の機能プロツ
クである。
クである。
例えば、第２図に於て、ＤＣ不良検査を行うＭＩＳ・Ｉ
Ｃ３け内部構成を等制約に抵抗として置き換え記述した
ものであり、電源ピン５、グランドピン６の間には動作
電圧が印加されるものとする。定電？ｒｉｌｔＥ源２０
は第１図図示定電流源１であり、被試験イΔ号ピン４よ
り流出する方向のリーク電流を発生させるものとする。
Ｃ３け内部構成を等制約に抵抗として置き換え記述した
ものであり、電源ピン５、グランドピン６の間には動作
電圧が印加されるものとする。定電？ｒｉｌｔＥ源２０
は第１図図示定電流源１であり、被試験イΔ号ピン４よ
り流出する方向のリーク電流を発生させるものとする。
この様に構成されるＤＣ不良検査方式にて、電圧計２の
測定値に従う良否の判定例を第３図に示す。ここで、軍
３図に示すよう良否の状態を電圧計２の値により４つの
領域和区分するものとし、被試験ＭＩＳ・ＩＣ３の内部
構成を第２図図示等師抵抗Ｒ＾、ＲＢとするとともに各
部の電流を第２図図示ｉａ＊ｉｂ及び定電流電源２０の
定電流値ｉ２０ とした場合のそれぞれの状態での動
作要因を以下に示す。
測定値に従う良否の判定例を第３図に示す。ここで、軍
３図に示すよう良否の状態を電圧計２の値により４つの
領域和区分するものとし、被試験ＭＩＳ・ＩＣ３の内部
構成を第２図図示等師抵抗Ｒ＾、ＲＢとするとともに各
部の電流を第２図図示ｉａ＊ｉｂ及び定電流電源２０の
定電流値ｉ２０ とした場合のそれぞれの状態での動
作要因を以下に示す。
第３図図示■の領域け、ｉ ｂ＜ｉ ａｓ ｉ ｂ（ｉ
２０の場合であり、ここでｔｂ；＝’０即ちＲＢ＝■
とすると、纂４図１１１に示す等価回路例と等しくなる
。この場合、被試験９号ピン４は正の電位を示し、被試
験Ｍ Ｉ Ｓ ＠Ｉ Ｃ３は例えば内部原因によりＤＣ
不良となったものである。
２０の場合であり、ここでｔｂ；＝’０即ちＲＢ＝■
とすると、纂４図１１１に示す等価回路例と等しくなる
。この場合、被試験９号ピン４は正の電位を示し、被試
験Ｍ Ｉ Ｓ ＠Ｉ Ｃ３は例えば内部原因によりＤＣ
不良となったものである。
第３図図示■〜■の領域は、ｉａ（−ｉｂ＜ｉ２０の場
合である。ここでｉａ≠０．即ちＲＡ≠菌とし、Ｒ＾、
ＲＢが正常値でありリーク電流が少い高抵抗状態を示す
場合、第４図１２１に示す等価回路例と等しくなり被試
験信号ピン４Ｆｉ深込負電位を示す。
合である。ここでｉａ≠０．即ちＲＡ≠菌とし、Ｒ＾、
ＲＢが正常値でありリーク電流が少い高抵抗状態を示す
場合、第４図１２１に示す等価回路例と等しくなり被試
験信号ピン４Ｆｉ深込負電位を示す。
これを第３図図示■の領域内とすると、このとき被試験
ＭＩＳ−ＩＣ３は良品である。第３図図示■の領域は、
Ｒムが正常値より小きく且つ有限の値を持つ場合であり
、この場合も被試験信号ピン４は負の電位を示すが、１
８部分が無視できなｈため浅い負電位となる。このとき
被試験ＭＩＳ・ＩＣは例えばリーク不良である。
ＭＩＳ−ＩＣ３は良品である。第３図図示■の領域は、
Ｒムが正常値より小きく且つ有限の値を持つ場合であり
、この場合も被試験信号ピン４は負の電位を示すが、１
８部分が無視できなｈため浅い負電位となる。このとき
被試験ＭＩＳ・ＩＣは例えばリーク不良である。
第３図図示■の領域け０；’ｔａ≠１ｂ（ｉ２０ 即ち
ＲＡ： ”且つＲＥ≠閃の場合であり、被試験信号ピン
４け定電流電源２０の限界電圧値かそれを超える負の電
位を示す。この場合破試験ＭＩＳ・ＩＣ３け例えば内部
断線による不良である。
ＲＡ： ”且つＲＥ≠閃の場合であり、被試験信号ピン
４け定電流電源２０の限界電圧値かそれを超える負の電
位を示す。この場合破試験ＭＩＳ・ＩＣ３け例えば内部
断線による不良である。
続すで、纂５図ＭＩＳ＠ＩＣ不良例に示す具体例を用い
て上記の動作を説明する。
て上記の動作を説明する。
第５図（１１に示す不良は、被試験信号ピン４の内部断
線であり、第３図図示■の領域を示すものである。簗５
図１２１ＦｉｃＭＯ３の入力回路に於て、ＰチャネルＭ
Ｏ３）ランジスタのゲート酸化膜が破壊すれ、ゲートと
チャネルが導通した場合であシ、第３図図示■の領域を
示すものである。この領域では、更にＮＭＯ５−ＩＣの
ゲート酸化膜破壊も考えられる。
線であり、第３図図示■の領域を示すものである。簗５
図１２１ＦｉｃＭＯ３の入力回路に於て、ＰチャネルＭ
Ｏ３）ランジスタのゲート酸化膜が破壊すれ、ゲートと
チャネルが導通した場合であシ、第３図図示■の領域を
示すものである。この領域では、更にＮＭＯ５−ＩＣの
ゲート酸化膜破壊も考えられる。
第５図＋３１並びに（４）はそれぞれＣへ１０Ｓの入力
回路、トライステート出力回路のノ１イインピーダンス
状態の場合であり、被試験ＭＩＳ・ＩＣ３が良品であれ
ば通導リーク７１１流が流れ、第３図図示■の領域を示
すものである◇ 尚、これらの負の電圧値は、定電流ｖｌ源２０の電流値
、被試験ＭＩＳ−ＩＣ３のリーク電流値に関連して変化
するものであるが、被試験ＩＣに合わせて設定すること
により、リーク不良のみならず他のＤＣ不良も同時に検
出しうるところに本発明の特徴がある。
回路、トライステート出力回路のノ１イインピーダンス
状態の場合であり、被試験ＭＩＳ・ＩＣ３が良品であれ
ば通導リーク７１１流が流れ、第３図図示■の領域を示
すものである◇ 尚、これらの負の電圧値は、定電流ｖｌ源２０の電流値
、被試験ＭＩＳ−ＩＣ３のリーク電流値に関連して変化
するものであるが、被試験ＩＣに合わせて設定すること
により、リーク不良のみならず他のＤＣ不良も同時に検
出しうるところに本発明の特徴がある。
以上詳細に説明した様に本発明によれば、ＭＩＳ・ＩＣ
のＤＣ不良検査を行うにあたり、定電流源を用？ＭＩＳ
・ＩＣにリーク電流を発生させることにより、従来リー
ク１！流の値に従うリーク不良の検出のみであった検査
を、ＩＣ内部での断線・短絡についての不良の検出をも
併せ行うことにてＤＣ不良の検出率を大幅に向上ζせる
ことができる０
のＤＣ不良検査を行うにあたり、定電流源を用？ＭＩＳ
・ＩＣにリーク電流を発生させることにより、従来リー
ク１！流の値に従うリーク不良の検出のみであった検査
を、ＩＣ内部での断線・短絡についての不良の検出をも
併せ行うことにてＤＣ不良の検出率を大幅に向上ζせる
ことができる０
Ｐ、１図は、ＤＣ不良検査方式原理ブロック図、第２図
は、本発明の一実施例、 ｔｇａ図は、良否の判定例、 第４図は、等価回路例、 第５図は、ＭＩＳ−ＩＣ不良例、 第６図は、従来の検査方式ブロック図である。 図面に於て、 】ば、定電流源、 ２は、電圧計 ３は、ＭＩＳ−ＩＣ。 ４け、被試験信号ピン、 ５ば、を源ピン、 ６け、グランドピン、 ｌＯは、定電圧１！源、 １１ば、電流計、 ２０け、定電流す源を七りぞれ示す。 ＤＣ不良オ矢食方”に戸理ブｈツ７図 坏１圀 〉ト、イＣ日Ｍ ｄ）一つ（ｌべ≧イダ・］ル ２
圃 電圧 １７否４）１ｒ１１定イダ・１ 埠３目 こｌ （［１５Ｕ３υ’！ 仔す ｌし１１３ ・ ＩＣ不１司イダＪ 岸５図
は、本発明の一実施例、 ｔｇａ図は、良否の判定例、 第４図は、等価回路例、 第５図は、ＭＩＳ−ＩＣ不良例、 第６図は、従来の検査方式ブロック図である。 図面に於て、 】ば、定電流源、 ２は、電圧計 ３は、ＭＩＳ−ＩＣ。 ４け、被試験信号ピン、 ５ば、を源ピン、 ６け、グランドピン、 ｌＯは、定電圧１！源、 １１ば、電流計、 ２０け、定電流す源を七りぞれ示す。 ＤＣ不良オ矢食方”に戸理ブｈツ７図 坏１圀 〉ト、イＣ日Ｍ ｄ）一つ（ｌべ≧イダ・］ル ２
圃 電圧 １７否４）１ｒ１１定イダ・１ 埠３目 こｌ （［１５Ｕ３υ’！ 仔す ｌし１１３ ・ ＩＣ不１司イダＪ 岸５図
Claims (1)
- 【特許請求の範囲】 リーク電流を判定することにより、被試験ＭＩＳ・ＩＣ
の良否を検査するＤＣ不良検査方式であって、 該被試験ＭＩＳ・ＩＣ（３）の被試験信号ピン（４）に
接続し、リーク電流を電流せしむる定電流源（１）と、
該被試験信号ピン（４）にて、上記定電流源（１）と並
列に接続し、該被試験信号ピン（４）の電位を測定せし
むる電圧計（２）とを備え、 該被試験ＭＩＳ・ＩＣ（３）の該被試験信号ピン（４）
にてリーク電流に従う起電電圧を測定し、該被試験ＭＩ
Ｓ・ＩＣ（４）の良否判定を行うことを特徴とするＤＣ
不要検査方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61245917A JPS63100385A (ja) | 1986-10-16 | 1986-10-16 | Ｄｃ不良検査方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61245917A JPS63100385A (ja) | 1986-10-16 | 1986-10-16 | Ｄｃ不良検査方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63100385A true JPS63100385A (ja) | 1988-05-02 |
Family
ID=17140759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61245917A Pending JPS63100385A (ja) | 1986-10-16 | 1986-10-16 | Ｄｃ不良検査方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63100385A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008286740A (ja) * | 2007-05-21 | 2008-11-27 | Renesas Technology Corp | 半導体集積回路およびそのテスト方法 |
| JP2010078531A (ja) * | 2008-09-29 | 2010-04-08 | Fujitsu Ltd | 半導体素子欠陥の検出方法 |
-
1986
- 1986-10-16 JP JP61245917A patent/JPS63100385A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008286740A (ja) * | 2007-05-21 | 2008-11-27 | Renesas Technology Corp | 半導体集積回路およびそのテスト方法 |
| JP2010078531A (ja) * | 2008-09-29 | 2010-04-08 | Fujitsu Ltd | 半導体素子欠陥の検出方法 |
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