JPH01175257A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JPH01175257A JPH01175257A JP62332228A JP33222887A JPH01175257A JP H01175257 A JPH01175257 A JP H01175257A JP 62332228 A JP62332228 A JP 62332228A JP 33222887 A JP33222887 A JP 33222887A JP H01175257 A JPH01175257 A JP H01175257A
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- tungsten
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＭＩＳ型半導体装置の製造方法、特に微細化されるタン
グステンゲート電極の形成方法に関し、パターニングに
際してのタングステンゲート電極のサイドエツチングを
防止して、ゲート電極幅の変動及びソース・ドレイン領
域のゲート端部からの離隔等によって生ずる素子性能の
ばらつきや劣化を防止することを目的とし、 タングステンゲート電極を形成するに際し、半導体基体
上にゲート絶縁膜を形成し、該ゲート絶縁膜上にタング
ステン層を形成し、該タングステン層をアンモニアガス
中において熱窒化した後、。
グステンゲート電極の形成方法に関し、パターニングに
際してのタングステンゲート電極のサイドエツチングを
防止して、ゲート電極幅の変動及びソース・ドレイン領
域のゲート端部からの離隔等によって生ずる素子性能の
ばらつきや劣化を防止することを目的とし、 タングステンゲート電極を形成するに際し、半導体基体
上にゲート絶縁膜を形成し、該ゲート絶縁膜上にタング
ステン層を形成し、該タングステン層をアンモニアガス
中において熱窒化した後、。
弗素系のガスによるリアクティブイオンエツチング処理
により該タングステン層のパターニングを行う工程を含
んで構成する 〔産業上の利用分野〕 本発明はＭＩＳ型半導体装置の製造方法、特に微細化さ
れるタングステンゲート電極の形成方法に関する。
により該タングステン層のパターニングを行う工程を含
んで構成する 〔産業上の利用分野〕 本発明はＭＩＳ型半導体装置の製造方法、特に微細化さ
れるタングステンゲート電極の形成方法に関する。
ＭＩＳ型半導体装置の高集積化が進み素子が微細化され
るに従って、そのゲート電極幅（ゲート長に相当）はま
すます縮小されてきており、これに伴うゲート電極の抵
抗増°大が、該ＭＩＳ型半導体装置の動作速度を低下せ
しめるという問題を生ずる。
るに従って、そのゲート電極幅（ゲート長に相当）はま
すます縮小されてきており、これに伴うゲート電極の抵
抗増°大が、該ＭＩＳ型半導体装置の動作速度を低下せ
しめるという問題を生ずる。
そこで従来上記問題を解決する手段として、当初用いら
れていたポリシリコンに比べて１桁程度小さい比抵抗を
有する高融点金属シリサイドがゲート電極材料として用
いられていたが、近時更に高集積化が進み、これに伴っ
て更にゲート電極の低抵抗化が要望されている。そこで
その要望を満たすために、高融点金属シリサイドの数分
の１〜１０分の１程度の低比抵抗を有する高融点金属そ
のもの、特に熱的に安定で製造工程に適したタングステ
ンがゲート電極材料として使われはじめている。
れていたポリシリコンに比べて１桁程度小さい比抵抗を
有する高融点金属シリサイドがゲート電極材料として用
いられていたが、近時更に高集積化が進み、これに伴っ
て更にゲート電極の低抵抗化が要望されている。そこで
その要望を満たすために、高融点金属シリサイドの数分
の１〜１０分の１程度の低比抵抗を有する高融点金属そ
のもの、特に熱的に安定で製造工程に適したタングステ
ンがゲート電極材料として使われはじめている。
ゲート電極に用いられるタングステン（Ｗ）Ｎは通常ス
パッタリング法によって形成されるが、この方法による
Ｗ層５１は、第３図に模式的に示すように、その堆積方
向りに沿って直径５００〜１０００人程度の柱状結膜厚
２が集合した結晶組織に形成される。
パッタリング法によって形成されるが、この方法による
Ｗ層５１は、第３図に模式的に示すように、その堆積方
向りに沿って直径５００〜１０００人程度の柱状結膜厚
２が集合した結晶組織に形成される。
そのため該タングステン層をパターニングする際に、該
タングステン層上にマスク層としてレジストを直に被着
した際には、レジスト中の汚染物質が上記柱状結晶の粒
界に沿って該タングステン層を通過してゲート下部のゲ
ート絶縁膜を汚染し、ゲート耐圧の低下、闇値電圧の変
動等の性能劣化を生ずる。
タングステン層上にマスク層としてレジストを直に被着
した際には、レジスト中の汚染物質が上記柱状結晶の粒
界に沿って該タングステン層を通過してゲート下部のゲ
ート絶縁膜を汚染し、ゲート耐圧の低下、闇値電圧の変
動等の性能劣化を生ずる。
また８８ ｗによるゲート電極をマスクにし、通常通り
不純物のイオン注入を行ってソース・ドレイン領域を形
成しようとすると、上記結晶粒界に沿って不純物がゲー
ト下部領域にまで注入され、ソース−ドレイン間短絡等
の性能劣化を生ずる。
不純物のイオン注入を行ってソース・ドレイン領域を形
成しようとすると、上記結晶粒界に沿って不純物がゲー
ト下部領域にまで注入され、ソース−ドレイン間短絡等
の性能劣化を生ずる。
そこでＷゲート電極を有するＭＩＳ型半導体装置の製造
に際しては、Ｗ層上に上記問題を除去する何等かのマス
ク膜を設ける必要がある。
に際しては、Ｗ層上に上記問題を除去する何等かのマス
ク膜を設ける必要がある。
そのため従来は、二酸化シリコン（ＳｉＯ□）、燐珪酸
ガラス（ＰＳＧ）等のシリコン（Ｓｉ）酸化物系の絶縁
膜がマスク膜として設けら、以下に説明する方法により
その製造がなされていた。
ガラス（ＰＳＧ）等のシリコン（Ｓｉ）酸化物系の絶縁
膜がマスク膜として設けら、以下に説明する方法により
その製造がなされていた。
即ち、例えば第４図＋ａ）に示すように、基板若しくは
ウェルからなるｐ−型Ｓｔ基体１上にゲート酸化膜５を
形成し、該ゲート酸化膜５上にスパッタリング法により
厚さ例えば２０００〜３０００人程度のＷ層１０膜厚形
成し、該Ｗ１ｉ１０６上に例えば厚さ２０００人程度０
気相成長二酸化シリコン（ＣＶＤ−Ｓｉｎｇ）膜よりな
るマスク膜１０８を形成した後に、該５ｉｎ２マスク膜
１０８上にゲート電極パターンに対応するレジストパタ
ーン９を形成し、しかる後第４図（ｂ）に示すように、
レジストパターン９をマスクにし例えば３弗化メタ７（
ＣＨＦ３） ＋ ４弗化炭素（ＣＦ４）ガスを用いるリ
アクティブイオンエツチング（ＲＩＥ）処理によりマス
ク膜１０８をパターニングし、次いで６弗化硫黄（ＳＦ
６）或いは３弗化窒素（ＮＦ３）等の弗素系のガスによ
るＲＴＥ処理を行ってＷ層１０６をパターニングして、
上部に上記５ｉ０２マスクパターン８を存するＷゲート
電極６が形成されていた。
ウェルからなるｐ−型Ｓｔ基体１上にゲート酸化膜５を
形成し、該ゲート酸化膜５上にスパッタリング法により
厚さ例えば２０００〜３０００人程度のＷ層１０膜厚形
成し、該Ｗ１ｉ１０６上に例えば厚さ２０００人程度０
気相成長二酸化シリコン（ＣＶＤ−Ｓｉｎｇ）膜よりな
るマスク膜１０８を形成した後に、該５ｉｎ２マスク膜
１０８上にゲート電極パターンに対応するレジストパタ
ーン９を形成し、しかる後第４図（ｂ）に示すように、
レジストパターン９をマスクにし例えば３弗化メタ７（
ＣＨＦ３） ＋ ４弗化炭素（ＣＦ４）ガスを用いるリ
アクティブイオンエツチング（ＲＩＥ）処理によりマス
ク膜１０８をパターニングし、次いで６弗化硫黄（ＳＦ
６）或いは３弗化窒素（ＮＦ３）等の弗素系のガスによ
るＲＴＥ処理を行ってＷ層１０６をパターニングして、
上部に上記５ｉ０２マスクパターン８を存するＷゲート
電極６が形成されていた。
しかし該該従来方法によると、上記弗素系のガスによる
ＲＩＥ処理に際して、Ｗゲート電極６上に形成されてい
るＳｉ酸化物系マスク膜パターン即ち５ｉ０２マスクパ
ターン８の反応への寄与によって等方性の化学エツチン
グ反応が強く進み、Ｗゲート電極６の側面がｅ２で示す
ように大きく （例えば０．３〜０．４ μｍ程度）サ
イドエツチングされてゲート電極幅（ゲート長に対応）
ＬＧが精度良く形成できないという問題があった。
ＲＩＥ処理に際して、Ｗゲート電極６上に形成されてい
るＳｉ酸化物系マスク膜パターン即ち５ｉ０２マスクパ
ターン８の反応への寄与によって等方性の化学エツチン
グ反応が強く進み、Ｗゲート電極６の側面がｅ２で示す
ように大きく （例えば０．３〜０．４ μｍ程度）サ
イドエツチングされてゲート電極幅（ゲート長に対応）
ＬＧが精度良く形成できないという問題があった。
また第４図（Ｃ）に示すように上記レジストパターン９
及びマスク膜パターン８をマスクにして不純物例えば砒
素（Ａｓ” ）等をイオン注入して浅いｎ゛型ソース領
域１０及びドレイン領域１）を形成する際、該ソース領
域１０及びドレイン領域１）の対向する端部がゲート下
部領域１２から隔たって形成されるので（１３は離隔部
）、素子動作が損なわれるという問題を生ずる。
及びマスク膜パターン８をマスクにして不純物例えば砒
素（Ａｓ” ）等をイオン注入して浅いｎ゛型ソース領
域１０及びドレイン領域１）を形成する際、該ソース領
域１０及びドレイン領域１）の対向する端部がゲート下
部領域１２から隔たって形成されるので（１３は離隔部
）、素子動作が損なわれるという問題を生ずる。
そこで本発明は、Ｗゲート電極を有するＭＩＳ型半導体
装置の製造工程におけるゲート電極のバターニングに際
して、該Ｗゲート電極のサイドエツチングを防止して、
ゲート電極幅の変動及びソース・ドレイン領域のゲート
端部からの離隔等によって生ずる素子性能のばらつきや
劣化を防止することを目的とする。
装置の製造工程におけるゲート電極のバターニングに際
して、該Ｗゲート電極のサイドエツチングを防止して、
ゲート電極幅の変動及びソース・ドレイン領域のゲート
端部からの離隔等によって生ずる素子性能のばらつきや
劣化を防止することを目的とする。
上記問題点は、タングステンゲートを有するＭＩｓ型半
導体装置の製造方法において、タングステンゲート電極
を形成するに際し、半導体基体上に゛ゲート絶縁膜を形
成し、該ゲート絶縁膜上にタングステン層を形成し、該
タングステン層をアンモニアガス中において熱窒化した
後、弗素系のガスによるリアクティブイオンエツチング
処理により該タングステン層のバターニングを行う工程
を有する本発明によるＭＩＳ型半導体装置の製造方法に
よって解決される。
導体装置の製造方法において、タングステンゲート電極
を形成するに際し、半導体基体上に゛ゲート絶縁膜を形
成し、該ゲート絶縁膜上にタングステン層を形成し、該
タングステン層をアンモニアガス中において熱窒化した
後、弗素系のガスによるリアクティブイオンエツチング
処理により該タングステン層のバターニングを行う工程
を有する本発明によるＭＩＳ型半導体装置の製造方法に
よって解決される。
即ち本発明の方法においてはタングステン層をアンモニ
アガス中において熱窒化した後にＲＩＥ 処理によるバ
ターニングを行う。
アガス中において熱窒化した後にＲＩＥ 処理によるバ
ターニングを行う。
上記熱窒化によってタングステン層の表面には窒化タン
グステン（ＷＮ）或いは（ＷＺＮ）が形成されると同時
に、この窒化反応はタングステン層に形成されている前
述した堆積方向に沿う柱状結晶の粒界に沿って進み、該
結晶粒界に該タングステン層の底面に達する窒化タング
ステン（ＷＮ）或いは（６Ｎ）の壁層が形成される。
゛ この窒化タングステン（ＷＮ）或いは（ＷＪ）は弗素（
Ｆ）系のガスによるＲＩＥ処理において、イオン及びラ
ジカルに叩かれることによってエツチングは進むが、化
学的には殆どエツチングされない。
グステン（ＷＮ）或いは（ＷＺＮ）が形成されると同時
に、この窒化反応はタングステン層に形成されている前
述した堆積方向に沿う柱状結晶の粒界に沿って進み、該
結晶粒界に該タングステン層の底面に達する窒化タング
ステン（ＷＮ）或いは（６Ｎ）の壁層が形成される。
゛ この窒化タングステン（ＷＮ）或いは（ＷＪ）は弗素（
Ｆ）系のガスによるＲＩＥ処理において、イオン及びラ
ジカルに叩かれることによってエツチングは進むが、化
学的には殆どエツチングされない。
従って上記ＲＩＥ処理においてマスク膜から露出してい
る部分は急速にエツチングされるが、イオン及びラジカ
ルの衝撃を受けないマスク膜の下部領域のＷ層は、前記
結晶粒界に形成されている窒化タングステン（ＷＮ）或
いは（ｗ２Ｎ）の壁層によって横方向に進むＷの化学エ
ツチングが阻止されるので、マスク膜の下部に生ずるサ
イドエツチング幅は上記柱状Ｗ結晶のグレインサイズに
相当する５００〜１０００人で抑えられる。
る部分は急速にエツチングされるが、イオン及びラジカ
ルの衝撃を受けないマスク膜の下部領域のＷ層は、前記
結晶粒界に形成されている窒化タングステン（ＷＮ）或
いは（ｗ２Ｎ）の壁層によって横方向に進むＷの化学エ
ツチングが阻止されるので、マスク膜の下部に生ずるサ
イドエツチング幅は上記柱状Ｗ結晶のグレインサイズに
相当する５００〜１０００人で抑えられる。
そのため、上記サイドエツチングに起因するゲート電極
幅の変動は極く僅かに抑えられ、同時にゲート電極上に
設けられているマスク膜パターンをマスクにして形成さ
れるソース及びドレイン領域がゲート下部領域から離間
して形成されることもなくなり、従って素子性能のばら
つきや不動作素子の形成は防止される。
幅の変動は極く僅かに抑えられ、同時にゲート電極上に
設けられているマスク膜パターンをマスクにして形成さ
れるソース及びドレイン領域がゲート下部領域から離間
して形成されることもなくなり、従って素子性能のばら
つきや不動作素子の形成は防止される。
以下本発明を、図示実施例により具体的に説明する。
第１図（ａ）〜（ｆｌは本発明の方法の一実施例の工程
断面図で、第２図ｆａｌ〜（Ｃ）は本発明の方法の他の
実施例の工程断面図である。
断面図で、第２図ｆａｌ〜（Ｃ）は本発明の方法の他の
実施例の工程断面図である。
全図を通じ同一対象物は同一符合で示す。
第１図ｔａｌ参照
本発明の方法によりＷゲート電極を有するＭＯ８半導体
装置を形成するに際しては、ｐ−型Ｓｉ基体１がフィー
ルド酸化膜２及びその下部のｐ型チャネルストッパ３に
よって画定分離された素子形成領域４を有する通常の被
加工基板を用い、先ず素子形成領域４に表出するＳｉ基
体１面に熱酸化により厚さ例えば２００人程０のゲート
酸化膜５を形成し、次いで通常のスパッタリング法によ
り該基板上に厚さ例えば２０００〜３０００人程度のＷ
層１０膜厚形成する。
装置を形成するに際しては、ｐ−型Ｓｉ基体１がフィー
ルド酸化膜２及びその下部のｐ型チャネルストッパ３に
よって画定分離された素子形成領域４を有する通常の被
加工基板を用い、先ず素子形成領域４に表出するＳｉ基
体１面に熱酸化により厚さ例えば２００人程０のゲート
酸化膜５を形成し、次いで通常のスパッタリング法によ
り該基板上に厚さ例えば２０００〜３０００人程度のＷ
層１０膜厚形成する。
第１図（ｂｌ参照
次いで該基板をアンモニアガス（ＮＨ，）中において７
００〜９００℃程度の温度で２０分程度加熱し、該 ′
Ｗ層１０６の表面及び前述した該Ｗ層１０６を構成する
柱状Ｗ結晶５２の粒界に、厚さ例えばｌＯ〜５０人程度
の膜厚タングステン（ＷＮ）或いは（６Ｎ）層７を形成
する。
００〜９００℃程度の温度で２０分程度加熱し、該 ′
Ｗ層１０６の表面及び前述した該Ｗ層１０６を構成する
柱状Ｗ結晶５２の粒界に、厚さ例えばｌＯ〜５０人程度
の膜厚タングステン（ＷＮ）或いは（６Ｎ）層７を形成
する。
第１図（Ｃ）参照
次いで化学気相成長（ＣＶＯ法）により上記窒化タング
ステン層７上に厚さ２０００人程度０Ｓｉ０ｇマスク膜
１０８を形成し、該マスク膜１０８上にゲート電極に対
応するレジストパターン９を形成する。
ステン層７上に厚さ２０００人程度０Ｓｉ０ｇマスク膜
１０８を形成し、該マスク膜１０８上にゲート電極に対
応するレジストパターン９を形成する。
第１図（ｄ）参照
次いで該レジストパターン９をマスクにしＷ層１０６と
の間に選択比がとれる例えば（ＣＩＩＦ３＋ＣＦ、）ガ
スによるＲＩＥ処理によって、上記マスク膜１０８をエ
ツチングしてゲート電極に対応するＳｉ０ｇマスクパタ
ーン８を形成する。
の間に選択比がとれる例えば（ＣＩＩＦ３＋ＣＦ、）ガ
スによるＲＩＥ処理によって、上記マスク膜１０８をエ
ツチングしてゲート電極に対応するＳｉ０ｇマスクパタ
ーン８を形成する。
第１図（ｅ）参照
次いで上記Ｓｉｎ、パターン８をマスクにし例えばＳＦ
ｂガスを用いるＲＩＥ処理によりＷＪｉ！１０６のパタ
ーニングを行う。このＲＩＥ処理によりマスクパターン
８の外に表出するＷ層１０６はエツチング除去され、マ
スク・パターン８下部のＷ層１０６は、化学反応のみに
よって横方向にエツチングされる。
ｂガスを用いるＲＩＥ処理によりＷＪｉ！１０６のパタ
ーニングを行う。このＲＩＥ処理によりマスクパターン
８の外に表出するＷ層１０６はエツチング除去され、マ
スク・パターン８下部のＷ層１０６は、化学反応のみに
よって横方向にエツチングされる。
しかしこの化学反応のみによる横方向のエツチングは、
前記柱状結晶５２の粒界に形成されている窒化タングス
テン層７によって阻止されるので、該ＲＩＥ処理により
形成されるＷゲート電極６側面のサイドエツチングＩｅ
、は５００〜１０００人程度以下に抑膜厚れる。
前記柱状結晶５２の粒界に形成されている窒化タングス
テン層７によって阻止されるので、該ＲＩＥ処理により
形成されるＷゲート電極６側面のサイドエツチングＩｅ
、は５００〜１０００人程度以下に抑膜厚れる。
第１図（ｆｌ参照
次いで上記レジストパターン９及びＳｉＯ□マスクパタ
ーン８をマスクにし素子形成領域４面に選択的に＾Ｓ“
をイオン注入し、レジストパターン９を除去した後、活
性化熱処理を行って、例えば深さ２０００〜３０００人
程度のｎ＋型ソ膜厚領域ｌＯとドレイン領域１）を形成
する。
ーン８をマスクにし素子形成領域４面に選択的に＾Ｓ“
をイオン注入し、レジストパターン９を除去した後、活
性化熱処理を行って、例えば深さ２０００〜３０００人
程度のｎ＋型ソ膜厚領域ｌＯとドレイン領域１）を形成
する。
なお前記のようにＷゲート電極６側面のサイドエツチン
グ量が少なくマスクパターン８の下部に形成されるアン
ダカット部１３の幅は前記サイドエツチング量ｅ、に示
されるように極めて小さい。
グ量が少なくマスクパターン８の下部に形成されるアン
ダカット部１３の幅は前記サイドエツチング量ｅ、に示
されるように極めて小さい。
ので、ここで形成されるソース及びドレイン領域１０及
び１）の対向する端部がゲート下部領域１２から離隔し
て形成されることはない。
び１）の対向する端部がゲート下部領域１２から離隔し
て形成されることはない。
本発明に係る方法は、次のような工程に従っても実施さ
れる。
れる。
第２図（ａ）参照
即ち前記実施例同様に被加工基板上にタングステン層１
０６を形成した後、該タングステン層１０６上に前記実
施例同様の厚さを有するＳｉｎｇマスク層を形成しパタ
ーニングを行って、該タングステン層１０６上にゲート
電極に対応するＳｉｎ、マスクパターン８を形成する。
０６を形成した後、該タングステン層１０６上に前記実
施例同様の厚さを有するＳｉｎｇマスク層を形成しパタ
ーニングを行って、該タングステン層１０６上にゲート
電極に対応するＳｉｎ、マスクパターン８を形成する。
第２図（ｂ）参照
次いで該基板を前記実施例同様に、アンモニアガス（Ｎ
Ｈ，）中において７００〜９００℃程度の温度で２０分
程度加熱し、５ｉｎ２マスクツ（ターン８の外に表出し
ているＷ層１０６の表面及び該表出部の柱状タングステ
ン結晶５２の粒界に、選択的に、厚さ例えば１０〜５０
人程度の膜厚タングステン（ＷＮ）或いは（Ｗ、Ｎ）層
７を形成する。
Ｈ，）中において７００〜９００℃程度の温度で２０分
程度加熱し、５ｉｎ２マスクツ（ターン８の外に表出し
ているＷ層１０６の表面及び該表出部の柱状タングステ
ン結晶５２の粒界に、選択的に、厚さ例えば１０〜５０
人程度の膜厚タングステン（ＷＮ）或いは（Ｗ、Ｎ）層
７を形成する。
第２図（Ｃ）参照
次いで前記実施例同様のＲＩＥ処理により、Ｗ層１０６
のパターニングを行う。このＲＩＥ処理によりマスクパ
ターン８の外に表出するＷ層１０６はエツチング除去さ
れ、マスクパターン８の下部のＷ層１０６に向かう化学
反応のみによる横方向エツチングは、該マスクパターン
８下部のＷ層１０６におけるマスクパターン８の端面に
最も接近した結晶粒界に侵入形成された窒化タングステ
ン層７によって阻止されるので、該１’ｌｌＢ処理によ
り形成されるＷゲート電極６側面のサイドエツチング量
は、前記実施例同様に５００〜１０００人程度以下に抑
膜厚れる。従ってマスクパターン８下部に形成されるア
ンダカット部１３の幅は前記実施例同様の微小幅となる
。
のパターニングを行う。このＲＩＥ処理によりマスクパ
ターン８の外に表出するＷ層１０６はエツチング除去さ
れ、マスクパターン８の下部のＷ層１０６に向かう化学
反応のみによる横方向エツチングは、該マスクパターン
８下部のＷ層１０６におけるマスクパターン８の端面に
最も接近した結晶粒界に侵入形成された窒化タングステ
ン層７によって阻止されるので、該１’ｌｌＢ処理によ
り形成されるＷゲート電極６側面のサイドエツチング量
は、前記実施例同様に５００〜１０００人程度以下に抑
膜厚れる。従ってマスクパターン８下部に形成されるア
ンダカット部１３の幅は前記実施例同様の微小幅となる
。
なお以後図示しないが、Ｓｉｎｇマスクパターン８をマ
スクにして前記実施例同様にＡｓ２のイオン注。
スクにして前記実施例同様にＡｓ２のイオン注。
人を行って第１図（ｆ）同様に対向する端部がゲート下
部領域に接するｎ゛型ソース領域及びｎ゛型ドレイン領
域を形成する。
部領域に接するｎ゛型ソース領域及びｎ゛型ドレイン領
域を形成する。
この方法によれば、ゲート電極６はこれを構成するＷ層
１０６の内部（結晶粒界）に−Ｎ層７が形成されないの
で、前記実施例に比べてより低抵抗のＷゲート電極が得
られる。
１０６の内部（結晶粒界）に−Ｎ層７が形成されないの
で、前記実施例に比べてより低抵抗のＷゲート電極が得
られる。
以上説明のように本発明によれば、Ｗゲート電極形成の
際のバターニング工程において、サイドエツチングによ
る該ゲート電極幅の減少量を極く少なく抑えることがで
きるので、ゲート電極幅（ゲート長）の変動による素子
特性のばらつきが少なく抑えられると共に、ソース・ド
レイン領域とゲート下部領域の離間による素子性能の劣
化も防止される。
際のバターニング工程において、サイドエツチングによ
る該ゲート電極幅の減少量を極く少なく抑えることがで
きるので、ゲート電極幅（ゲート長）の変動による素子
特性のばらつきが少なく抑えられると共に、ソース・ド
レイン領域とゲート下部領域の離間による素子性能の劣
化も防止される。
従って本発明は、高集積化され、素子が微細化される半
導体装置を形成する際に、極めて有効である。
導体装置を形成する際に、極めて有効である。
第１図＋ａｌ〜（ｆ）は本発明の方法の一実施例の工程
断面図、 第２図（ａｌ〜（Ｃ）は本発明の方法の他の実施例の工
程断面図、 第３図はタングステン層の結晶組織を示す模式第４図１
８）〜（Ｃ）は従来方法の工程断面図である。 図において ■はｐ−型Ｓｉ基体、 ２はフィールド酸化膜、 ３はｐ型チャネルストッパ、 ４は素子形成領域、 ５はゲート酸化膜、 ６はＷゲート電極、 ７は窒化タングステン層、 ８は５ｉ０２マスクパターン、 ９はレジストパターン、 ｌＯはｎ＋型ソース領域、 １）はｎ“型ドレイン領域、 １２はゲート下部領域、 １３はアンダカフト部、 ５２は柱状Ｗ結晶、 １０６はＷ層、 ｉｏｓはＳｉＯ□マスク層、 を示す。
断面図、 第２図（ａｌ〜（Ｃ）は本発明の方法の他の実施例の工
程断面図、 第３図はタングステン層の結晶組織を示す模式第４図１
８）〜（Ｃ）は従来方法の工程断面図である。 図において ■はｐ−型Ｓｉ基体、 ２はフィールド酸化膜、 ３はｐ型チャネルストッパ、 ４は素子形成領域、 ５はゲート酸化膜、 ６はＷゲート電極、 ７は窒化タングステン層、 ８は５ｉ０２マスクパターン、 ９はレジストパターン、 ｌＯはｎ＋型ソース領域、 １）はｎ“型ドレイン領域、 １２はゲート下部領域、 １３はアンダカフト部、 ５２は柱状Ｗ結晶、 １０６はＷ層、 ｉｏｓはＳｉＯ□マスク層、 を示す。
Claims (3)
- （１）タングステンゲートを有するＭＩＳ型半導体装置
の製造方法において、 タングステンゲート電極を形成するに際し、半導体基体
上にゲート絶縁膜を形成し、 該ゲート絶縁膜上にタングステン層を形成し、該タング
ステン層をアンモニアガス中において熱窒化した後、 弗素系のガスによるリアクティブイオンエッチング処理
により該タングステン層のパターニングを行う工程を有
することを特徴とするＭＩＳ型半導体装置の製造方法。 - （２）前記タングステン層の熱窒化及びパターニングに
際して、タングステン層をアンモニアガス中において熱
窒化した後、該タングステン層上にゲート電極パターン
に対応する絶縁膜パターンを形成してリアクティブイオ
ンエッチング処理を行う工程を有することを特徴とする
特許請求の範囲第１項記載のＭＩＳ型半導体装置の製造
方法。 - （３）前記タングステン層の熱窒化及びパターニングに
際して、タングステン層上にゲート電極パターンに対応
する絶縁膜パターンを形成した後該タングステン層の熱
窒化を行い、しかる後リアクティブイオンエッチング処
理を行う工程を有することを特徴とする特許請求の範囲
第１項記載のＭＩＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62332228A JPH01175257A (ja) | 1987-12-29 | 1987-12-29 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62332228A JPH01175257A (ja) | 1987-12-29 | 1987-12-29 | Ｍｉｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01175257A true JPH01175257A (ja) | 1989-07-11 |
Family
ID=18252604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62332228A Pending JPH01175257A (ja) | 1987-12-29 | 1987-12-29 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01175257A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02158171A (ja) * | 1988-12-12 | 1990-06-18 | Nec Corp | Ｍｉｓ型電界効果トランジスタ |
| US5510292A (en) * | 1994-03-04 | 1996-04-23 | Fujitsu Limited | Manufacturing method for a semiconductor device having local interconnections |
| US6333250B1 (en) | 1998-12-28 | 2001-12-25 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
| US6340629B1 (en) | 1998-12-22 | 2002-01-22 | Hyundai Electronics Industries Co., Ltd. | Method for forming gate electrodes of semiconductor device using a separated WN layer |
| US6468914B1 (en) | 1998-12-29 | 2002-10-22 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
-
1987
- 1987-12-29 JP JP62332228A patent/JPH01175257A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02158171A (ja) * | 1988-12-12 | 1990-06-18 | Nec Corp | Ｍｉｓ型電界効果トランジスタ |
| US5510292A (en) * | 1994-03-04 | 1996-04-23 | Fujitsu Limited | Manufacturing method for a semiconductor device having local interconnections |
| US6340629B1 (en) | 1998-12-22 | 2002-01-22 | Hyundai Electronics Industries Co., Ltd. | Method for forming gate electrodes of semiconductor device using a separated WN layer |
| US6333250B1 (en) | 1998-12-28 | 2001-12-25 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
| US6468914B1 (en) | 1998-12-29 | 2002-10-22 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
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