JPH02237073A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02237073A JPH02237073A JP5691589A JP5691589A JPH02237073A JP H02237073 A JPH02237073 A JP H02237073A JP 5691589 A JP5691589 A JP 5691589A JP 5691589 A JP5691589 A JP 5691589A JP H02237073 A JPH02237073 A JP H02237073A
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- gate electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は半導体装置の製造方法、特に絶縁ゲート型半導
体装置における高融点金属珪化物による絶縁ゲートの形
成方法に関し、 薄く形成された際にも充分低いゲート抵抗が得られ、且
つ工程の複雑化、ゲート絶縁膜の絶縁劣化を伴わない絶
縁ゲートの形成方法の提供を目的とし、 絶縁ゲートの形成に際して、半導体基板上にゲート絶縁
膜を形成する工程、該ゲート絶縁膜上にシリコンを過飽
和に含んだ高融点金属珪化物層を堆積する工程、熱処理
により咳高融点金属珪化物層中の過飽和のシリコンを該
高融点金属珪化物層と該ゲート絶縁膜の界面に析出せし
める工程、該析出シリコンを含む高融点金属珪化物層を
ゲート電極構造にパターニングする工程を有して構成す
る． 〔産業上の利用分野〕 本発明は半導体装置の製造方法、特に絶縁ゲート型半導
体装置における高融点金属珪化物による絶縁ゲートの形
成方法に関する。
体装置における高融点金属珪化物による絶縁ゲートの形
成方法に関し、 薄く形成された際にも充分低いゲート抵抗が得られ、且
つ工程の複雑化、ゲート絶縁膜の絶縁劣化を伴わない絶
縁ゲートの形成方法の提供を目的とし、 絶縁ゲートの形成に際して、半導体基板上にゲート絶縁
膜を形成する工程、該ゲート絶縁膜上にシリコンを過飽
和に含んだ高融点金属珪化物層を堆積する工程、熱処理
により咳高融点金属珪化物層中の過飽和のシリコンを該
高融点金属珪化物層と該ゲート絶縁膜の界面に析出せし
める工程、該析出シリコンを含む高融点金属珪化物層を
ゲート電極構造にパターニングする工程を有して構成す
る． 〔産業上の利用分野〕 本発明は半導体装置の製造方法、特に絶縁ゲート型半導
体装置における高融点金属珪化物による絶縁ゲートの形
成方法に関する。
近年、絶縁ゲート型即ちＭＯＳ型ＬＳＩの高集積化が進
み、これを構成する絶縁ゲート型トランジスタ（ＭＯＳ
ＦＥＴ）のゲート電極の幅及び厚さが極度に微細化され
、これに伴ってゲート電極のシリーズ抵抗が増大し動作
速度の低下を招くという問題が生じており、シリーズ抵
抗が低く且つ安定した闇値電圧が得られるゲート電極が
望まれている。
み、これを構成する絶縁ゲート型トランジスタ（ＭＯＳ
ＦＥＴ）のゲート電極の幅及び厚さが極度に微細化され
、これに伴ってゲート電極のシリーズ抵抗が増大し動作
速度の低下を招くという問題が生じており、シリーズ抵
抗が低く且つ安定した闇値電圧が得られるゲート電極が
望まれている。
第２図はシリコンゲートを有するＭＯＳＦＥＴの模式側
断面図で、図中、１はｐ一型シリコン（Ｓｔ）基板、２
は素子形成領域、３はフィールド酸化膜、４はｐ型チャ
ネルストツパ、５はゲート酸化膜、９はｎ゜型ソース領
域、ｌＯはｎ゛型ドレイン領域、１１は熱酸化による絶
縁膜、ｌ２は眉間絶縁膜、１４はドレイン配線、５１は
多結晶Ｓｉゲート電極を示す。
断面図で、図中、１はｐ一型シリコン（Ｓｔ）基板、２
は素子形成領域、３はフィールド酸化膜、４はｐ型チャ
ネルストツパ、５はゲート酸化膜、９はｎ゜型ソース領
域、ｌＯはｎ゛型ドレイン領域、１１は熱酸化による絶
縁膜、ｌ２は眉間絶縁膜、１４はドレイン配線、５１は
多結晶Ｓｉゲート電極を示す。
従来のＭＯＳＦＥＴには、この図に示すようにゲート電
極５１を多結晶Ｓｉで形成するシリコンゲート構造が多
く用いられているが、この構造においては多結晶Ｓｉが
比較的高い比抵抗を有するために、ＭＯＳＬＳＩの高集
積化に伴いスケーリング則にのっとってＭＯＳＦＥＴの
ゲート電極の幅及び厚さが縮小された際にはゲート電極
のシリーズ抵抗が著しく増大して、動作速度の低下を招
く。
極５１を多結晶Ｓｉで形成するシリコンゲート構造が多
く用いられているが、この構造においては多結晶Ｓｉが
比較的高い比抵抗を有するために、ＭＯＳＬＳＩの高集
積化に伴いスケーリング則にのっとってＭＯＳＦＥＴの
ゲート電極の幅及び厚さが縮小された際にはゲート電極
のシリーズ抵抗が著しく増大して、動作速度の低下を招
く。
そこで従来この構造においては、高集積化に伴うゲート
抵抗の増大を緩和するために、スケーリング則にのっと
らずにゲート電極５ｌの厚さＬを厚く形成する方法が用
いられていた。
抵抗の増大を緩和するために、スケーリング則にのっと
らずにゲート電極５ｌの厚さＬを厚く形成する方法が用
いられていた。
しかしこの方法では、ゲート電極５１の線幅一と膜厚ｔ
とのアスペクト比が大きくなり、表面段差が激しくなっ
て、上部に形成される絶縁膜１２の品質劣化や配線１４
の断線等をもたらし、ＬＳＩの信顛性が低下するという
問題が生じていた。
とのアスペクト比が大きくなり、表面段差が激しくなっ
て、上部に形成される絶縁膜１２の品質劣化や配線１４
の断線等をもたらし、ＬＳＩの信顛性が低下するという
問題が生じていた。
そこで上記問題を解消するために従来、ゲート電極を多
結晶Ｓｉに比べて１桁程度比抵抗の小さい高融点金属珪
化物で形成してゲート電極のシＩＪ一ズ抵杭の減少を図
ったポリサイドゲートが提供されている． 第３図はポリサイドゲート構造のＭＯＳＦＥＴを示す模
式側断面図で、図中、５２はポリサイドゲート電極、５
３は多結晶Ｓｔ層、５４は高融点金属珪化物層、その他
の符号は第２図と同一対象物を示している． 〔発明が解決しようとする課題〕 しかし従来のポリサイドゲートにおいては、ゲート電極
５２の形成に多結晶Ｓｉ層５３の気相成長と高融点金属
珪化物層５４のスパッタ或いは蒸着による形成との別の
装置を用いた２種類の膜形成工程が必要なため工程が複
雑化するという問題や、ゲート電極５２の厚さ１，に占
める多結晶Ｓｔ層５３の厚さｔ２の割合が大きいために
、ゲート電極５２の厚さを薄く形成する場合には充分な
シリーズ抵抗の減少が図れないという問題があった。
結晶Ｓｉに比べて１桁程度比抵抗の小さい高融点金属珪
化物で形成してゲート電極のシＩＪ一ズ抵杭の減少を図
ったポリサイドゲートが提供されている． 第３図はポリサイドゲート構造のＭＯＳＦＥＴを示す模
式側断面図で、図中、５２はポリサイドゲート電極、５
３は多結晶Ｓｔ層、５４は高融点金属珪化物層、その他
の符号は第２図と同一対象物を示している． 〔発明が解決しようとする課題〕 しかし従来のポリサイドゲートにおいては、ゲート電極
５２の形成に多結晶Ｓｉ層５３の気相成長と高融点金属
珪化物層５４のスパッタ或いは蒸着による形成との別の
装置を用いた２種類の膜形成工程が必要なため工程が複
雑化するという問題や、ゲート電極５２の厚さ１，に占
める多結晶Ｓｔ層５３の厚さｔ２の割合が大きいために
、ゲート電極５２の厚さを薄く形成する場合には充分な
シリーズ抵抗の減少が図れないという問題があった。
この従来のポリサイドゲートにおいてゲート電極５２の
厚さｔ１に占める多結晶ＳｉＪｉｉ５３の厚さｔｚの割
合が大きくなるのは次の理由による． 即ち、従来のポリサイドゲートにおいては、高融点金属
珪化物に化学量論的に飽和した組成を有するものが用い
られていたために、後工程でゲート電極６２の表面に熱
酸化により不純物ブロック用の酸化膜１１を形成する際
に、高融点金属珪化物層表面の酸化（酸化Ｓｔ膜が形成
される）に伴い不足したＳｉを補うために多結晶Ｓｔ層
５３から高融点金属珪化物層５４内へのＳｉの吸い上げ
（拡散）を生ずるが、多結晶Ｓｉ層５３と高融点金属珪
化物層５４の形成が前述のように別の装置で行われるた
めに、その間に多結晶Ｓｉ層５３の表面に不均一に自然
酸化膜が形成され、この自然酸化膜の薄く弱い部分から
局所的に深く上記Ｓｉの吸い上げが起こるために、これ
に伴って多結晶Ｓｉ層５３中に拡散してくる高融点金属
原子が直にゲート酸化膜５に接し、ゲート酸化膜５中に
拡散してゲート酸化膜５の絶縁耐圧を劣化せしめるとい
う問題があるからで、これを防ぐためには多結晶Ｓｔ層
５３の厚さを少なくとも２０００人以上にすることが望
ましいと考えられるためである。
厚さｔ１に占める多結晶ＳｉＪｉｉ５３の厚さｔｚの割
合が大きくなるのは次の理由による． 即ち、従来のポリサイドゲートにおいては、高融点金属
珪化物に化学量論的に飽和した組成を有するものが用い
られていたために、後工程でゲート電極６２の表面に熱
酸化により不純物ブロック用の酸化膜１１を形成する際
に、高融点金属珪化物層表面の酸化（酸化Ｓｔ膜が形成
される）に伴い不足したＳｉを補うために多結晶Ｓｔ層
５３から高融点金属珪化物層５４内へのＳｉの吸い上げ
（拡散）を生ずるが、多結晶Ｓｉ層５３と高融点金属珪
化物層５４の形成が前述のように別の装置で行われるた
めに、その間に多結晶Ｓｉ層５３の表面に不均一に自然
酸化膜が形成され、この自然酸化膜の薄く弱い部分から
局所的に深く上記Ｓｉの吸い上げが起こるために、これ
に伴って多結晶Ｓｉ層５３中に拡散してくる高融点金属
原子が直にゲート酸化膜５に接し、ゲート酸化膜５中に
拡散してゲート酸化膜５の絶縁耐圧を劣化せしめるとい
う問題があるからで、これを防ぐためには多結晶Ｓｔ層
５３の厚さを少なくとも２０００人以上にすることが望
ましいと考えられるためである。
そこで本発明は、薄く形成された際にも充分低いゲート
抵抗が得られ、且つ工程の複雑化及びゲート絶縁膜の絶
縁劣化を伴わずに安定した闇値電圧が得られる絶縁ゲー
トの形成方法を提供することを目的とする。
抵抗が得られ、且つ工程の複雑化及びゲート絶縁膜の絶
縁劣化を伴わずに安定した闇値電圧が得られる絶縁ゲー
トの形成方法を提供することを目的とする。
上記課題は、絶縁ゲートの形成に際して、半導体基板上
にゲート絶縁膜を形成する工程、該ゲート絶縁膜上にシ
リコンを過飽和に含んだ高融点金属珪化物層を堆積する
工程、熱処理により該高融点金属珪化物層中の過飽和の
シリコンを該高融点金属珪化物層と該ゲート絶縁膜の界
面に析出せしめる工程、該析出シリコンを含む高融点金
属珪化物層をゲート電極構造にパターニングする工程を
有する本発明による半導体装置の製造方法によって解決
される。
にゲート絶縁膜を形成する工程、該ゲート絶縁膜上にシ
リコンを過飽和に含んだ高融点金属珪化物層を堆積する
工程、熱処理により該高融点金属珪化物層中の過飽和の
シリコンを該高融点金属珪化物層と該ゲート絶縁膜の界
面に析出せしめる工程、該析出シリコンを含む高融点金
属珪化物層をゲート電極構造にパターニングする工程を
有する本発明による半導体装置の製造方法によって解決
される。
即ち本発明の方法においては、シリコンを過飽和に含ん
だ高融点金属珪化物層を用いてゲート電極パターンを形
成し、これを非酸化性雰囲気中で加熱して過飽和のシリ
コンをゲート絶縁膜との界面に析出させることによって
、高融点金属珪化物ゲート電極とゲート絶縁膜との間に
この析出シリコン層が介在する絶縁ゲート構造を形成す
るもであり、このようにすれば薄膜の形成工程が高融点
金属珪化物層形成の１工程のみで工程が簡略化されると
共に、析出Ｓｉ層と高融点金属珪化物層との界面には自
然酸化膜は形成されず、そのため高融点金属珪化物層表
面即ちゲート電極表面の熱酸化処理で析出Ｓｉ層から高
融点金属珪化物層内へのＳｉの吸い上げは界面全域にわ
たって均一な深さに行われると同時に、高融点金属珪化
物層がＳｔ過剰であるためにＳｔの吸い上げ量も少なく
なるので比較的高抵抗を有する析出Ｓｉ層の厚さを従来
のポリサイド構造における多結晶ＳｉＮよりも一段と薄
くすることが可能になり、ゲート電極の厚さに占める析
出Ｓｉ層の厚さの比率を一層低下できるので、薄く形成
した際にも従来より低いシリーズ抵抗を有し且つゲート
絶縁膜の耐圧劣化をもたらさない絶縁ゲートが形成でき
る。
だ高融点金属珪化物層を用いてゲート電極パターンを形
成し、これを非酸化性雰囲気中で加熱して過飽和のシリ
コンをゲート絶縁膜との界面に析出させることによって
、高融点金属珪化物ゲート電極とゲート絶縁膜との間に
この析出シリコン層が介在する絶縁ゲート構造を形成す
るもであり、このようにすれば薄膜の形成工程が高融点
金属珪化物層形成の１工程のみで工程が簡略化されると
共に、析出Ｓｉ層と高融点金属珪化物層との界面には自
然酸化膜は形成されず、そのため高融点金属珪化物層表
面即ちゲート電極表面の熱酸化処理で析出Ｓｉ層から高
融点金属珪化物層内へのＳｉの吸い上げは界面全域にわ
たって均一な深さに行われると同時に、高融点金属珪化
物層がＳｔ過剰であるためにＳｔの吸い上げ量も少なく
なるので比較的高抵抗を有する析出Ｓｉ層の厚さを従来
のポリサイド構造における多結晶ＳｉＮよりも一段と薄
くすることが可能になり、ゲート電極の厚さに占める析
出Ｓｉ層の厚さの比率を一層低下できるので、薄く形成
した際にも従来より低いシリーズ抵抗を有し且つゲート
絶縁膜の耐圧劣化をもたらさない絶縁ゲートが形成でき
る。
以下本発明の方法を一実施例について、第１図（ａ）〜
（ｆ）に示す工程断面図を参照し具体的に説明する． 第１図（ａ）参照 本発明の方法を用いてＭＯＳＦＥＴを形成するに際して
は、例えばｐ”型シリコン基板１面に従来同様の方法に
より素子形成領域２を画定分離するフィールド酸化膜３
及びその下部のｐ型チャネルカット領域４を形成した後
、従来同様１０００℃程度の熱酸化処理により素子形成
領域２の表面に厚さ３００人程度のゲート酸化膜５を形
成する。
（ｆ）に示す工程断面図を参照し具体的に説明する． 第１図（ａ）参照 本発明の方法を用いてＭＯＳＦＥＴを形成するに際して
は、例えばｐ”型シリコン基板１面に従来同様の方法に
より素子形成領域２を画定分離するフィールド酸化膜３
及びその下部のｐ型チャネルカット領域４を形成した後
、従来同様１０００℃程度の熱酸化処理により素子形成
領域２の表面に厚さ３００人程度のゲート酸化膜５を形
成する。
第１図（ロ）参照
次いでこの基板上に、例えばシリコン（Ｓｉ）とタング
ステン（一）の比率が３：１の割合で化学量論組成に比
べてシリコン過剰に形成されたタングステン珪化物ター
ゲットを用い、通常通り１０− ’Ｔｏｒｒ程度の真空
中においてマグネトロンスパッタ法により前記Ｓｉ／Ｗ
＝ ３の組成比を有する厚さ２０００人程度のをタング
ステン珪化物（ＷＳｔｘ ）層６を形成した後、非酸化
性雰囲気例えば窒素（Ｎ２）中において、８００℃程度
の温度で３〜４時間程度アニール処理を行う。このアニ
ール処理により前記タングステン珪化物層６中に含まれ
ていた過剰のＳｉはその大部分がゲート酸化膜５及びフ
ィールド酸化膜３との界面に析出しこの界面に厚さ５０
０〜６００人程度の析出Ｓｉ層７が形成される。なおこ
の方法においては、析出Ｓｉｉｉ７とタングステン珪化
物層６の界面に自然酸化膜は形成されない。
ステン（一）の比率が３：１の割合で化学量論組成に比
べてシリコン過剰に形成されたタングステン珪化物ター
ゲットを用い、通常通り１０− ’Ｔｏｒｒ程度の真空
中においてマグネトロンスパッタ法により前記Ｓｉ／Ｗ
＝ ３の組成比を有する厚さ２０００人程度のをタング
ステン珪化物（ＷＳｔｘ ）層６を形成した後、非酸化
性雰囲気例えば窒素（Ｎ２）中において、８００℃程度
の温度で３〜４時間程度アニール処理を行う。このアニ
ール処理により前記タングステン珪化物層６中に含まれ
ていた過剰のＳｉはその大部分がゲート酸化膜５及びフ
ィールド酸化膜３との界面に析出しこの界面に厚さ５０
０〜６００人程度の析出Ｓｉ層７が形成される。なおこ
の方法においては、析出Ｓｉｉｉ７とタングステン珪化
物層６の界面に自然酸化膜は形成されない。
ここで、タングステン珪化物層６は、同時スパッタ法、
同時蒸着法、或いは化学気相成長法により形成してもよ
い。
同時蒸着法、或いは化学気相成長法により形成してもよ
い。
第１図（Ｃ）参照
次いで、例えば５０ＫｅＶ程度の注入エネルギーでドー
ズ量５ ＸＩＯ”／ ｃｍ−”程度の＊（ＰＩ をタン
グステン珪化物層６にイオン注入し、９００゜Ｃ程度の
温度でこのＰ゛を 活性化再分布せしめ析出Ｓｉ層７に
ｎ゛型の導電性を付与する。
ズ量５ ＸＩＯ”／ ｃｍ−”程度の＊（ＰＩ をタン
グステン珪化物層６にイオン注入し、９００゜Ｃ程度の
温度でこのＰ゛を 活性化再分布せしめ析出Ｓｉ層７に
ｎ゛型の導電性を付与する。
第１図（ｄ）参照
次いで、従来通りエッチング手段に〔４弗化炭素（ＣＦ
．）十酸素（Ｏｔ）〕ガスによるリアクティブイオンエ
ッチング法を用いるフォトリソグラフィによりタングス
テン珪化物層６とその下部の析出Ｓｉ層７をゲート電極
の形状にパターニングする。ここで、本発明に係る析出
Ｓｉ層７との積層構造のタングステン珪化物ゲート電極
８が完成する。
．）十酸素（Ｏｔ）〕ガスによるリアクティブイオンエ
ッチング法を用いるフォトリソグラフィによりタングス
テン珪化物層６とその下部の析出Ｓｉ層７をゲート電極
の形状にパターニングする。ここで、本発明に係る析出
Ｓｉ層７との積層構造のタングステン珪化物ゲート電極
８が完成する。
第１図（ｅ）参照
以後従来通り、上記ゲート電極８をマスクにして不純物
をイオン注入し活性化してｎ０型ソース領域９及びｎ゛
型ドレイン領域１０を形成し、表出するゲート酸化膜５
をウォッシュアウトした後、９００℃程度で熱酸化を行
ってゲート電極８の表面及びソース領域９、ドレイン領
域１０上に厚さ１０００人程度の不純物ブロック用酸化
膜１１を形成する。
をイオン注入し活性化してｎ０型ソース領域９及びｎ゛
型ドレイン領域１０を形成し、表出するゲート酸化膜５
をウォッシュアウトした後、９００℃程度で熱酸化を行
ってゲート電極８の表面及びソース領域９、ドレイン領
域１０上に厚さ１０００人程度の不純物ブロック用酸化
膜１１を形成する。
なおここで、前記Ｓｔの析出を行った後のタングステン
珪化物層６もまだ僅かに過剰のＳｉを含有するので、こ
の熱酸化によりタングステン珪化物層６内への析出Ｓｉ
層７の拡散による吸い上げは僅かにしか起こらない。ま
た僅かに起こるＳｔの吸い上げも前述のように析出Ｓｉ
層７の表面には自然酸化膜が存在しないので全領域にわ
たって均一な深さになされる。従って析出Ｓｔ層７の厚
さが前記のように５００〜６００人程度に薄くても、上
記ゲート電極８表面の熱酸化の後にこの析出ＳｉＮ７は
充分に残留するので、タングステン珪化物層６が直にゲ
ート酸化膜５に接触することはなく、タングステン珪化
物層６からゲート酸化膜５内への高融点金属の拡散は生
じないので、ゲート酸化膜の絶縁耐圧の劣化は生じない
。
珪化物層６もまだ僅かに過剰のＳｉを含有するので、こ
の熱酸化によりタングステン珪化物層６内への析出Ｓｉ
層７の拡散による吸い上げは僅かにしか起こらない。ま
た僅かに起こるＳｔの吸い上げも前述のように析出Ｓｉ
層７の表面には自然酸化膜が存在しないので全領域にわ
たって均一な深さになされる。従って析出Ｓｔ層７の厚
さが前記のように５００〜６００人程度に薄くても、上
記ゲート電極８表面の熱酸化の後にこの析出ＳｉＮ７は
充分に残留するので、タングステン珪化物層６が直にゲ
ート酸化膜５に接触することはなく、タングステン珪化
物層６からゲート酸化膜５内への高融点金属の拡散は生
じないので、ゲート酸化膜の絶縁耐圧の劣化は生じない
。
第１図（ｆ）参照
次いで気相成長により上記基板上に燐珪酸ガラス（ＰＳ
Ｇ）等よりなる厚さ６０００人程度の層間絶縁膜１２を
形成し、次いでドレイン領域１０上と図示されないソー
ス領域の延在部上及び図示されないゲート電極の延在部
上等に配線コンタクト窓１３を形成し、次いでアルミニ
ウム（ＡＩ）等よりなるドレイン配線１４及び図示され
なソース配線、ゲート配線等が形成され、図示されない
被覆絶縁膜の形成がなされて本発明による絶縁ゲートを
有するＭＯＳＦＥＴは完成する。
Ｇ）等よりなる厚さ６０００人程度の層間絶縁膜１２を
形成し、次いでドレイン領域１０上と図示されないソー
ス領域の延在部上及び図示されないゲート電極の延在部
上等に配線コンタクト窓１３を形成し、次いでアルミニ
ウム（ＡＩ）等よりなるドレイン配線１４及び図示され
なソース配線、ゲート配線等が形成され、図示されない
被覆絶縁膜の形成がなされて本発明による絶縁ゲートを
有するＭＯＳＦＥＴは完成する。
上記実施例に示すように本発明の方法によれば絶縁ゲー
ト形成に際してのゲート電極材料の膜形成工程が１工程
になるので製造工程が簡略化される。
ト形成に際してのゲート電極材料の膜形成工程が１工程
になるので製造工程が簡略化される。
また、高融点金属珪化物層からゲート酸化膜中ヘの高融
点金属の拡散を阻止するＳｉｌｌの厚さを上記実施例に
示すように従来のポリサイド構造に対して約１７４の厚
さである５００人程度に薄《することが可能になる．そ
のためゲート電極の厚さに占めるＳｉ層の厚さの割合が
大幅に減少するので、従来のポリサイド構造に比べて大
幅にシリーズ抵抗の減少が図れると同時に、従来のポリ
サイドゲートでは形成が困難であった２０００人以下の
厚さを有する低シリーズ抵抗のゲート電極の形成が可能
になる。
点金属の拡散を阻止するＳｉｌｌの厚さを上記実施例に
示すように従来のポリサイド構造に対して約１７４の厚
さである５００人程度に薄《することが可能になる．そ
のためゲート電極の厚さに占めるＳｉ層の厚さの割合が
大幅に減少するので、従来のポリサイド構造に比べて大
幅にシリーズ抵抗の減少が図れると同時に、従来のポリ
サイドゲートでは形成が困難であった２０００人以下の
厚さを有する低シリーズ抵抗のゲート電極の形成が可能
になる。
なお本発明は、高融点金属珪化物層にモリブデン（Ｍｏ
）、チタン（Ｔｉ）、タンタク（Ｔａ）等タングステン
（一）以外の高融点金属の珪化物を用いる際にも適用さ
れる。
）、チタン（Ｔｉ）、タンタク（Ｔａ）等タングステン
（一）以外の高融点金属の珪化物を用いる際にも適用さ
れる。
以上説明したように本発明によれば、薄く形成された際
にも充分低いゲート抵抗が得られ、且つ工程の複雑化及
びゲート絶縁膜の絶縁劣化を伴わずに安定した閾値電圧
を有する絶縁ゲートを形成することができる。
にも充分低いゲート抵抗が得られ、且つ工程の複雑化及
びゲート絶縁膜の絶縁劣化を伴わずに安定した閾値電圧
を有する絶縁ゲートを形成することができる。
従って本発明によれば素子上面の段差を縮小することが
できるので、一層の高集積化が図られるＭＯＳＬＳＩの
歩留り、信頼性の向上に効果を生ずる．
できるので、一層の高集積化が図られるＭＯＳＬＳＩの
歩留り、信頼性の向上に効果を生ずる．
第１図（ａ）〜（ｆ）は本発明の方法の一実施例の工程
断面図、 第２図は従来のシリコンゲートＭＯＳＦＥＴの模式側断
面図、 第３図は従来のポリサイドゲー｝ＭＯＳＦＥＴの模式側
断面図 である． 図において、 １はｐ一型Ｓｉ基板、 ２は素子形成領域、 ３はフィールド酸化膜、 ４はｐ型チャネルストツパ、 ５はゲート酸化膜、 ６はタングステン珪化物層、 ７は析出Ｓｔ層、 ８はタングステン珪化物ゲート電極、 ９はｎ′−型ソース領域、 １０はｎ゛型ドレイン領域、 １１は不純物ブロック用酸化膜、 １２は眉間絶縁膜、 １３はコンタクト窓、 １４はドレイン配線 を示す。 オ遺ζ月ｉ方残の−＊施伊ト〃匣顧−ＭＩ′Ｉ！１
目 （ｔのｌ》
断面図、 第２図は従来のシリコンゲートＭＯＳＦＥＴの模式側断
面図、 第３図は従来のポリサイドゲー｝ＭＯＳＦＥＴの模式側
断面図 である． 図において、 １はｐ一型Ｓｉ基板、 ２は素子形成領域、 ３はフィールド酸化膜、 ４はｐ型チャネルストツパ、 ５はゲート酸化膜、 ６はタングステン珪化物層、 ７は析出Ｓｔ層、 ８はタングステン珪化物ゲート電極、 ９はｎ′−型ソース領域、 １０はｎ゛型ドレイン領域、 １１は不純物ブロック用酸化膜、 １２は眉間絶縁膜、 １３はコンタクト窓、 １４はドレイン配線 を示す。 オ遺ζ月ｉ方残の−＊施伊ト〃匣顧−ＭＩ′Ｉ！１
目 （ｔのｌ》
Claims (1)
- 【特許請求の範囲】 絶縁ゲートの形成に際して、 半導体基板上にゲート絶縁膜を形成する工程、該ゲート
絶縁膜上にシリコンを過飽和に含んだ高融点金属珪化物
層を堆積する工程、 熱処理により該高融点金属珪化物層中の過飽和のシリコ
ンを該高融点金属珪化物層と該ゲート絶縁膜の界面に析
出せしめる工程、 該析出シリコンを含む高融点金属珪化物層をゲート電極
構造にパターニングする工程を有することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5691589A JPH02237073A (ja) | 1989-03-09 | 1989-03-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5691589A JPH02237073A (ja) | 1989-03-09 | 1989-03-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02237073A true JPH02237073A (ja) | 1990-09-19 |
Family
ID=13040771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5691589A Pending JPH02237073A (ja) | 1989-03-09 | 1989-03-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02237073A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5654242A (en) * | 1994-09-28 | 1997-08-05 | Sony Corporation | Method for making refractory metal silicide electrode |
| DE19703223A1 (de) * | 1996-07-31 | 1998-02-05 | Lg Semicon Co Ltd | Verfahren zur Herstellung einer Elektrode einer Halbleitereinrichtung |
-
1989
- 1989-03-09 JP JP5691589A patent/JPH02237073A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5654242A (en) * | 1994-09-28 | 1997-08-05 | Sony Corporation | Method for making refractory metal silicide electrode |
| DE19703223A1 (de) * | 1996-07-31 | 1998-02-05 | Lg Semicon Co Ltd | Verfahren zur Herstellung einer Elektrode einer Halbleitereinrichtung |
| DE19703223B4 (de) * | 1996-07-31 | 2006-04-27 | LG Semicon Co., Ltd., Cheongju | Verfahren zur Herstellung einer Elektrode einer Halbleitereinrichtung |
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