JPH0117617B2 - - Google Patents
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- Publication number
- JPH0117617B2 JPH0117617B2 JP20519081A JP20519081A JPH0117617B2 JP H0117617 B2 JPH0117617 B2 JP H0117617B2 JP 20519081 A JP20519081 A JP 20519081A JP 20519081 A JP20519081 A JP 20519081A JP H0117617 B2 JPH0117617 B2 JP H0117617B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- input
- clock
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/05—Electric or magnetic storage of signals before transmitting or retransmitting for changing the transmission rate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、データの標本化速度変換回路に関
し、特に相異なる標本化周波数間における相互デ
イジタル接続を行うためのデータの標本化速度変
換回路に関する。
し、特に相異なる標本化周波数間における相互デ
イジタル接続を行うためのデータの標本化速度変
換回路に関する。
(2) 技術の背景
一般に、異種標本化周波数間における相互デイ
ジタル接続を行う場合に、デイジタルフイルタ部
に用いるデイジタルデータ読込み回路においてデ
ータの標本化速度変換回路が必要である。
ジタル接続を行う場合に、デイジタルフイルタ部
に用いるデイジタルデータ読込み回路においてデ
ータの標本化速度変換回路が必要である。
例えば、映像信号を例にとると、一方の装置の
標本化周波数が（13／５）・fscであり、他方の装
置の標本化周波数が４・fscである場合に、（13／
５）・fscから４・fscへの速度変換を行う必要があ
る。
標本化周波数が（13／５）・fscであり、他方の装
置の標本化周波数が４・fscである場合に、（13／
５）・fscから４・fscへの速度変換を行う必要があ
る。
(3) 従来技術と問題点
従来、前記の如き標本化速度変換回路として
は、第１図に示されるように、入力データを20倍
の標本化周波数において標本化し、52・fscの標
本化データを形成した後に、標本データを13分の
１に低減して、４・fscの標本化周波数において
出力するように構成することが一般的である。と
ころが、このような構成においては、回路におけ
る最大周波数は52・fsc（186MHz）になり、超高
速回路が必要となり、実現が困難であり、また実
現できたとしても非常に高価格になるという問題
がある。
は、第１図に示されるように、入力データを20倍
の標本化周波数において標本化し、52・fscの標
本化データを形成した後に、標本データを13分の
１に低減して、４・fscの標本化周波数において
出力するように構成することが一般的である。と
ころが、このような構成においては、回路におけ
る最大周波数は52・fsc（186MHz）になり、超高
速回路が必要となり、実現が困難であり、また実
現できたとしても非常に高価格になるという問題
がある。
(4) 発明の目的
本発明の主な目的は、前記の従来形の問題点に
かんがみ、シリアル入力データをｎビツトのパラ
レルデータに変換した後に該パラレルデータを選
択的に出力させるという着想にもとづき、超高速
回路を必要とせず経済的な構成が可能であるデー
タの標本化速度変換回路を提供することにある。
かんがみ、シリアル入力データをｎビツトのパラ
レルデータに変換した後に該パラレルデータを選
択的に出力させるという着想にもとづき、超高速
回路を必要とせず経済的な構成が可能であるデー
タの標本化速度変換回路を提供することにある。
(5) 発明の構成
本発明においては、繰り返し周波数ｎ／ａ・
fscの第１のクロツクを入力して、繰り返し周波
数ｂ・fscの第２のクロツクおよび１／ａ・fscの
第３のクロツクを発生する位相同期ループと、ｎ
ビツトのシリアル入力データをｎビツトのパラレ
ルデータに変換する直並列変換回路と、該回路の
出力を第３のクロツクで開始される第２のクロツ
クのカウントに対応して順次選択する選択回路と
を備え、該選択回路で選択されたデータを前記第
２のクロツクでラツチし順次読み出すことによ
り、入力ｎビツトをａ・ｂビツトに変換して出力
することを特徴とするデータの標本化速度変換回
路、が提供される。
fscの第１のクロツクを入力して、繰り返し周波
数ｂ・fscの第２のクロツクおよび１／ａ・fscの
第３のクロツクを発生する位相同期ループと、ｎ
ビツトのシリアル入力データをｎビツトのパラレ
ルデータに変換する直並列変換回路と、該回路の
出力を第３のクロツクで開始される第２のクロツ
クのカウントに対応して順次選択する選択回路と
を備え、該選択回路で選択されたデータを前記第
２のクロツクでラツチし順次読み出すことによ
り、入力ｎビツトをａ・ｂビツトに変換して出力
することを特徴とするデータの標本化速度変換回
路、が提供される。
(6) 発明の実施例
本発明の一実施例としてのデータの標本化速度
変換回路が第２図に示される。第２図の回路は、
位相同期ループ回路２１、直並列変換回路２２、
データ選択回路２３、出力レジスタ回路２４から
構成される。位相同期ループ回路２１は、１／13
分周回路２１１、１／20分周回路２１２、位相比
較回路２１３、低域通過フイルタ２１４、電圧制
御発振回路２１５を有する。直並列変換回路２２
は、第１のレジスタ回路群２２１および第２のレ
ジスタ回路群２２２を有する。第１および第２の
レジスタ回路群はそれぞれ13個のフリツプフロツ
プ回路を有する。
変換回路が第２図に示される。第２図の回路は、
位相同期ループ回路２１、直並列変換回路２２、
データ選択回路２３、出力レジスタ回路２４から
構成される。位相同期ループ回路２１は、１／13
分周回路２１１、１／20分周回路２１２、位相比
較回路２１３、低域通過フイルタ２１４、電圧制
御発振回路２１５を有する。直並列変換回路２２
は、第１のレジスタ回路群２２１および第２のレ
ジスタ回路群２２２を有する。第１および第２の
レジスタ回路群はそれぞれ13個のフリツプフロツ
プ回路を有する。
第２図の回路においては、第１の標本化周波数
（13／５）・fscを有するクロツク信号CLK１が位
相同期ループ回路２１の分周回路２１１に入力さ
れるとともに第１のレジスタ回路群２２１のフリ
ツプフロツプ回路の各個のクロツク入力に入力さ
れる。位相同期ループ回路２１においては、1/13
分周回路２１１および1/20分周回路２１２の出力
がそれぞれ位相比較回路２１３に入力され、位相
比較回路２１３の出力は低域通過フイルタ２１４
および電圧制御発振回路２１５を介して1/20分周
回路２１２に入力される。従つて、電圧制御発振
回路２１５の出力においては、第２の標本化周波
数４・fscを有するクロツク信号CLK２が得られ
る。
（13／５）・fscを有するクロツク信号CLK１が位
相同期ループ回路２１の分周回路２１１に入力さ
れるとともに第１のレジスタ回路群２２１のフリ
ツプフロツプ回路の各個のクロツク入力に入力さ
れる。位相同期ループ回路２１においては、1/13
分周回路２１１および1/20分周回路２１２の出力
がそれぞれ位相比較回路２１３に入力され、位相
比較回路２１３の出力は低域通過フイルタ２１４
および電圧制御発振回路２１５を介して1/20分周
回路２１２に入力される。従つて、電圧制御発振
回路２１５の出力においては、第２の標本化周波
数４・fscを有するクロツク信号CLK２が得られ
る。
入力データDATA−I.P.は、第１のレジスタ回
路群２２１の第１段のフリツプフロツプ１に入力
され、このフリツプフロツプ１の出力は、第２段
のフリツプフロツプ２に入力されるとともに第２
のレジスタ回路群の第１段のフリツプフロツプ
１′に入力される。以下同様に、第１のレジスタ
回路群２２１の各段のフリツプフロツプの出力は
次段のフリツプフロツプに入力されるとともに第
２のレジスタ回路群２２２の同一段のフリツプフ
ロツプに入力される。第２のレジスタ回路群の各
段のクロツク入力には、分周回路２１２からの標
本化周波数（１／５）・fscを有するクロツク信号
CLK３が入力される。分周回路２１２は、この
ほかCLK２をカウントしてそのカウント値を示
す信号を制御信号CONTとして出力する。上記
CLK２のカウント値はCLK３でクリアされる。
CLK３はCLK１とCLK２の位相の合致する時発
生するパルスである。
路群２２１の第１段のフリツプフロツプ１に入力
され、このフリツプフロツプ１の出力は、第２段
のフリツプフロツプ２に入力されるとともに第２
のレジスタ回路群の第１段のフリツプフロツプ
１′に入力される。以下同様に、第１のレジスタ
回路群２２１の各段のフリツプフロツプの出力は
次段のフリツプフロツプに入力されるとともに第
２のレジスタ回路群２２２の同一段のフリツプフ
ロツプに入力される。第２のレジスタ回路群の各
段のクロツク入力には、分周回路２１２からの標
本化周波数（１／５）・fscを有するクロツク信号
CLK３が入力される。分周回路２１２は、この
ほかCLK２をカウントしてそのカウント値を示
す信号を制御信号CONTとして出力する。上記
CLK２のカウント値はCLK３でクリアされる。
CLK３はCLK１とCLK２の位相の合致する時発
生するパルスである。
従つて、第１のレジスタ回路２２１の各段に
は、第３図に示されるように入力データ列
DATA−I.P.の連続した13ビツトが読込まれる。
第１のレジスタ回路２２１に読込まれたシリアル
なデータは、周波数（１／５）・fscのクロツク信
号CLK３により13ビツトのパラレルデータとし
て第２のレジスタ回路２２２の各段に読込まれ
る。この13ビツトのパラレルデータは、選択回路
２３に入力されている。選択回路２３において分
周回路２１２のカウント数に対応する制御信号
CONTにより13ビツトの入力のうちの規定され
た１つが選択されて、出力レジスタ回路２４に入
力される。すなわち、CONT信号は、CLK３で
クリアされCLK２をカウントしたカウント値を
示す信号であつて、CLK２のタイミングで該カ
ウント値に従つて第３図のDATA−I.P.と
DATA−O.P.の間の位相関係に基づいてデータ
の対応をとるよう、13ビツトのパラレルデータを
20ビツトのシリアルデータへと、選択回路２３を
制御する。出力レジスタ回路２４のクロツク入力
には、位相同期ループ回路２１の出力クロツク信
号CLK２が入力されており、それにより選択回
路２３の出力がラツチされ、第３図に示されるよ
うな出力データ列DATA−O.P.が標本化周波数
４・fscにおいて出力される。
は、第３図に示されるように入力データ列
DATA−I.P.の連続した13ビツトが読込まれる。
第１のレジスタ回路２２１に読込まれたシリアル
なデータは、周波数（１／５）・fscのクロツク信
号CLK３により13ビツトのパラレルデータとし
て第２のレジスタ回路２２２の各段に読込まれ
る。この13ビツトのパラレルデータは、選択回路
２３に入力されている。選択回路２３において分
周回路２１２のカウント数に対応する制御信号
CONTにより13ビツトの入力のうちの規定され
た１つが選択されて、出力レジスタ回路２４に入
力される。すなわち、CONT信号は、CLK３で
クリアされCLK２をカウントしたカウント値を
示す信号であつて、CLK２のタイミングで該カ
ウント値に従つて第３図のDATA−I.P.と
DATA−O.P.の間の位相関係に基づいてデータ
の対応をとるよう、13ビツトのパラレルデータを
20ビツトのシリアルデータへと、選択回路２３を
制御する。出力レジスタ回路２４のクロツク入力
には、位相同期ループ回路２１の出力クロツク信
号CLK２が入力されており、それにより選択回
路２３の出力がラツチされ、第３図に示されるよ
うな出力データ列DATA−O.P.が標本化周波数
４・fscにおいて出力される。
前述したように、第２図の回路においては、標
本化周波数（13／５）・fscの入力データ列が、標
本化周波数４・fscの出力データ列に変換される。
本化周波数（13／５）・fscの入力データ列が、標
本化周波数４・fscの出力データ列に変換される。
本実施例においては、電圧制御発振回路２１５
の基準周波数は４・fscでよく、従つて、全体の
回路の最高動作周波数は４・fscとなる。すなわ
ち、回路最高動作周波数は第１の標本化周波数と
第２の標本化周波数のうちの高い方の周波数とな
る。
の基準周波数は４・fscでよく、従つて、全体の
回路の最高動作周波数は４・fscとなる。すなわ
ち、回路最高動作周波数は第１の標本化周波数と
第２の標本化周波数のうちの高い方の周波数とな
る。
(7) 発明の効果
本発明によれば、異種標本化周波数間における
相互デイジタル接続のための、超高速回路を必要
とせずに経済的に構成されるデータの標本化速度
変換回路が提供され得る。
相互デイジタル接続のための、超高速回路を必要
とせずに経済的に構成されるデータの標本化速度
変換回路が提供され得る。
第１図は、従来形のデータの標本化速度変換回
路の回路図、第２図は、本発明の一実施例として
のデータの標本化速度変換回路の回路図、第３図
は、第２図の回路における入出力データ列を示す
図である。 （符号の説明）、１１：周波数増倍回路、１
２：分周回路、１３，１４，１５：レジスタ回
路、２１：位相同期ループ回路、２１１，２１
２：分周回路、２１３：位相比較回路、２１４：
低域通過フイルタ、２１５：電圧制御発振回路、
２２：直並列変換回路、２２１：第１のレジスタ
回路群、２２２：第２のレジスタ回路群、２３：
選択回路、２４：出力レジスタ回路。
路の回路図、第２図は、本発明の一実施例として
のデータの標本化速度変換回路の回路図、第３図
は、第２図の回路における入出力データ列を示す
図である。 （符号の説明）、１１：周波数増倍回路、１
２：分周回路、１３，１４，１５：レジスタ回
路、２１：位相同期ループ回路、２１１，２１
２：分周回路、２１３：位相比較回路、２１４：
低域通過フイルタ、２１５：電圧制御発振回路、
２２：直並列変換回路、２２１：第１のレジスタ
回路群、２２２：第２のレジスタ回路群、２３：
選択回路、２４：出力レジスタ回路。
Claims (1)
- 【特許請求の範囲】 １ 繰り返し周波数ｎ／ａ・fscの第１のクロツ
クを入力して、繰り返し周波数ｂ・fscの第２の
クロツクおよび１／ａ・fscの第３のクロツクを
発生する位相同期ループと、 ｎビツトのシリアル入力データをｎビツトのパ
ラレルデータに変換する直並列変換回路と、 該回路の出力を第３のクロツクで開始される第
２のクロツクのカウントに対応して順次選択する
選択回路とを備え、 該選択回路で選択されたデータを前記第２のク
ロツクでラツチし順次読み出すことにより、入力
ｎビツトをａ・ｂビツトに変換して出力すること
を特徴とするデータの標本化速度変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20519081A JPS58106927A (ja) | 1981-12-21 | 1981-12-21 | デ−タの標本化速度変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20519081A JPS58106927A (ja) | 1981-12-21 | 1981-12-21 | デ−タの標本化速度変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58106927A JPS58106927A (ja) | 1983-06-25 |
| JPH0117617B2 true JPH0117617B2 (ja) | 1989-03-31 |
Family
ID=16502889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20519081A Granted JPS58106927A (ja) | 1981-12-21 | 1981-12-21 | デ−タの標本化速度変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58106927A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0783234B2 (ja) * | 1984-05-30 | 1995-09-06 | 株式会社日立製作所 | デイジタルフイルタ |
| JPH0773185B2 (ja) * | 1989-04-20 | 1995-08-02 | 株式会社富士通ゼネラル | 標本化周波数変換装置 |
-
1981
- 1981-12-21 JP JP20519081A patent/JPS58106927A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58106927A (ja) | 1983-06-25 |
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