JPH01226220A - アナログ／デジタル変換装置 - Google Patents
アナログ／デジタル変換装置Info
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- JPH01226220A JPH01226220A JP63051905A JP5190588A JPH01226220A JP H01226220 A JPH01226220 A JP H01226220A JP 63051905 A JP63051905 A JP 63051905A JP 5190588 A JP5190588 A JP 5190588A JP H01226220 A JPH01226220 A JP H01226220A
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- analog
- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はテレビジョン映像信号や、ファクシミリや複写
機等の画像信号を高速にアナログ／デジタル変換するア
ナログ／デジタル変換装置に関するものである。
機等の画像信号を高速にアナログ／デジタル変換するア
ナログ／デジタル変換装置に関するものである。
従来の技術
最近、アナログ／デジタル変換方式は画像処理等の分野
で盛んに利用されるようになってきた。
で盛んに利用されるようになってきた。
以下、第１０図を参照して、従来のアナログ／デジタル
変換方式について説明する。
変換方式について説明する。
第１０図において、■はアナログ信号の入力端子、２は
アナログ信号の同波数帯域を制限するローパスフィルタ
、３は帯域制限されたアナログ信号をデジタル信号に変
換するためのΔ／Ｄコンバータ、４． ｉｄ Ａ ／
１）コンバータ３を動作させるだめのクロック発生回路
、８は出力端子である。
アナログ信号の同波数帯域を制限するローパスフィルタ
、３は帯域制限されたアナログ信号をデジタル信号に変
換するためのΔ／Ｄコンバータ、４． ｉｄ Ａ ／
１）コンバータ３を動作させるだめのクロック発生回路
、８は出力端子である。
以上のような構成において、以下その動作について説明
する。アナログ信号は入力端子Ｉから供給すれ、ローパ
スフィルタ２を通過して周波数帯域が制限された後、Ａ
／Ｄコンバータ３に入力さレル。Ａ、 ／ Ｄコンバー
タ３は、クロック発生回路４より出力された信号により
、入力されたアナログ信号をデジタル信号に変換する。
する。アナログ信号は入力端子Ｉから供給すれ、ローパ
スフィルタ２を通過して周波数帯域が制限された後、Ａ
／Ｄコンバータ３に入力さレル。Ａ、 ／ Ｄコンバー
タ３は、クロック発生回路４より出力された信号により
、入力されたアナログ信号をデジタル信号に変換する。
そしてデジタル信号に変換した結果を出力端子８から出
力する。
力する。
第１１図は第１０図の構成におけるタイミング図である
。以下、第１０図を参照しながら第１１図について説明
する。第１１図において、（ａ）はローパスフィルタ２
から出力される。ナログ信号であり、図中ｎ−１、ｎ、
ｎ＋１、ｎ ＋ ２・はサンプリングポイントである。
。以下、第１０図を参照しながら第１１図について説明
する。第１１図において、（ａ）はローパスフィルタ２
から出力される。ナログ信号であり、図中ｎ−１、ｎ、
ｎ＋１、ｎ ＋ ２・はサンプリングポイントである。
同図（ｂ）は変換クロック発生回路４から出力される信
号であり、この信号がＡ ／ Ｄコンバータ３に入力さ
れて第１１図（ａ）に示すアナログ信号の１１−１、ｎ
、ｎ＋］、ｎ −１−２・・・・・・をサンプリングし
、デジタル信号に変換する。
号であり、この信号がＡ ／ Ｄコンバータ３に入力さ
れて第１１図（ａ）に示すアナログ信号の１１−１、ｎ
、ｎ＋］、ｎ −１−２・・・・・・をサンプリングし
、デジタル信号に変換する。
デジタル信号に変換された結果が同図（Ｃ）である。
発明が解決しようとする課題
しかし、以上のような構成ではアナログ信号の周波数帯
域がテレビジョン映像信号のように高い場合、高速のＡ
、 ／ Ｄコンバータを使用する必要があった。一方で
、高速のＡ／Ｄコンバータは非常に高価であるため、結
果的にシステム全体が高価になるという課題があった。
域がテレビジョン映像信号のように高い場合、高速のＡ
、 ／ Ｄコンバータを使用する必要があった。一方で
、高速のＡ／Ｄコンバータは非常に高価であるため、結
果的にシステム全体が高価になるという課題があった。
本発明は従来技術の以上のような課題を解決するもので
、安価なアナログ／デジタル変換装置を提供することを
目的とするものである。
、安価なアナログ／デジタル変換装置を提供することを
目的とするものである。
課題を解決するだめの手段
一般的に、低速のΔ／Ｄコンバータは非常に安価である
。したがって本発明は、アナログ信号の周波数帯域を制
限するローパスフィルタと、前記ローパスフィルタを通
過して周波数帯域が制限されたアナログ信号をデジタル
信号に変換する複数の低速なＡ ／ Ｄコンバータと、
前記複数のＡ ／ Ｄコンバータを動作させるクロック
発生回路と、前記複数のＡ ／ Ｄコンバータから出力
された結果を切り替える出力切り替え回路と、前記出力
切り替え回路を制御する出力切り替え制御回路とを設け
ることにより、」＝射口的を達成するものである。
。したがって本発明は、アナログ信号の周波数帯域を制
限するローパスフィルタと、前記ローパスフィルタを通
過して周波数帯域が制限されたアナログ信号をデジタル
信号に変換する複数の低速なＡ ／ Ｄコンバータと、
前記複数のＡ ／ Ｄコンバータを動作させるクロック
発生回路と、前記複数のＡ ／ Ｄコンバータから出力
された結果を切り替える出力切り替え回路と、前記出力
切り替え回路を制御する出力切り替え制御回路とを設け
ることにより、」＝射口的を達成するものである。
作用
本発明は上記構成により、アナログ信号の周波数帯域に
基づいて、動作するＡ、 ／ Ｄコンバータを限定する
ように制御したものである。すなわち、アナログ信号の
周波数帯域が高い場合は、複数のＡ／Ｄコンバータを時
分割に並列動作するように制御して使用し、また、アナ
ログ信号の周波数帯域が低い場合は、各Ａ ／ Ｄコン
バータの変換特性のばらつきの影響をなくすため、Ａ／
Ｄコンバータを１個のみ使用するようにしたものである
。
基づいて、動作するＡ、 ／ Ｄコンバータを限定する
ように制御したものである。すなわち、アナログ信号の
周波数帯域が高い場合は、複数のＡ／Ｄコンバータを時
分割に並列動作するように制御して使用し、また、アナ
ログ信号の周波数帯域が低い場合は、各Ａ ／ Ｄコン
バータの変換特性のばらつきの影響をなくすため、Ａ／
Ｄコンバータを１個のみ使用するようにしたものである
。
実施例
以下、図面を参照しながら本発明の第１の実施例につい
て説明する。なお、以降説明を簡単にす６ ・＼−
／ るためＡ／Ｄコンバータを４個使用しているものについ
て述べる。
て説明する。なお、以降説明を簡単にす６ ・＼−
／ るためＡ／Ｄコンバータを４個使用しているものについ
て述べる。
第１図は本発明の第１の実施例におけるブロック構成図
である。第１図において、１はアナログ信号の入力端子
、２は入力端子１から入力されるアナログ信号の周波数
帯域を制限するローパスフィルタであり、データ入力端
子２０１を有する。
である。第１図において、１はアナログ信号の入力端子
、２は入力端子１から入力されるアナログ信号の周波数
帯域を制限するローパスフィルタであり、データ入力端
子２０１を有する。
３ａ、３ｂ、３Ｃ５３ｄは帯域制限されたアナログ信号
をデジタル信号に変換するＡ ／ Ｄコンバータ、４は
Ａ ／ Ｄコンバータ３ａ、３ｂ、３ｃ、３ｄを動作さ
せるクロック発生回路であり、クロック入力端子４０１
、データ入力端子４０２、出力端子４０３ａ、４０３ｂ
、４０３Ｃ１４０３（ｌを有する。
をデジタル信号に変換するＡ ／ Ｄコンバータ、４は
Ａ ／ Ｄコンバータ３ａ、３ｂ、３ｃ、３ｄを動作さ
せるクロック発生回路であり、クロック入力端子４０１
、データ入力端子４０２、出力端子４０３ａ、４０３ｂ
、４０３Ｃ１４０３（ｌを有する。
５はＡ／Ｄコンバータ３ａ、３ｂ、３ｃ、３ｄの動作を
決定するデータを入力するモードデータ入力端子、６は
出力切り替え回路７を制限する出力切り替え制御回路で
あり、クロック入力端子６０１データ入力端子６０２、
出力端子６０３ａ、６０３ｂを有する。７はＡ ／ Ｄ
コンバータ３ａ、３ｂ、３Ｃ３ｄの出力を、出力切り替
え制御回路６から出力７ ・・ された信号によって切り替える出力切り替え回路、８は
出力端子である。なお、クロック発生回路４のクロック
入力端子４０１と出力切り替え制御回路６のクロック入
力端子６０１は接続されていて、同じクロックが入力さ
れるようになっており、捷だローパスフィルタ２のデー
タ入力端子２０１とクロック発生回路４のデータ入力端
子４０２と出力切り替え制御回路６のデータ入力端子６
０２は接続されていて、同じモードデータが入力される
ようになっている。
決定するデータを入力するモードデータ入力端子、６は
出力切り替え回路７を制限する出力切り替え制御回路で
あり、クロック入力端子６０１データ入力端子６０２、
出力端子６０３ａ、６０３ｂを有する。７はＡ ／ Ｄ
コンバータ３ａ、３ｂ、３Ｃ３ｄの出力を、出力切り替
え制御回路６から出力７ ・・ された信号によって切り替える出力切り替え回路、８は
出力端子である。なお、クロック発生回路４のクロック
入力端子４０１と出力切り替え制御回路６のクロック入
力端子６０１は接続されていて、同じクロックが入力さ
れるようになっており、捷だローパスフィルタ２のデー
タ入力端子２０１とクロック発生回路４のデータ入力端
子４０２と出力切り替え制御回路６のデータ入力端子６
０２は接続されていて、同じモードデータが入力される
ようになっている。
以上のような構成において、以下その動作を説明する。
まず、入力端子ｌからアナログ信号が入力される。この
アナログ信号はローパスフィルタ２を通過して周波数帯
域が制限された後、Ａ／Ｄコンバ二タ３ａ、３ｂ、３Ｃ
１３ｄ に入力される。一方、クロック発生回路４では
クロック入力端子４０１に入力されるクロックを、デー
タ入力端子４０２に入力されるモードデータによって制
御し、複数のＡ／Ｄコンバータ３ａ、３ｂ、３ｃ、３ｄ
が時分割に動作するような信号を出力端子４０３ａ、４
０３ｂ、４０３ｃ、４０３ｄ から出力する。そして、
Ａ ／ Ｄ ：Ｉ７バータ３ａ、３ｂ、３ｃ、３ｄでは
、クロック発生回路４より出力された信号によって、入
力されたアナログ信号をデジタル信号に変換する。出力
切り替え制御回路６では、クロック入力端子６０１に入
力されるクロックを、データ入力端子６０２に入力され
るモードデータによって制御し、出力切り替え回路７が
タイミングよく切り替えできるような信号を、出力端子
６０３ａ、６０３ｂ、６０３ｃ、６０３ｄから出力する
。なお、モードデータ入力端子５にはアナログ信号の周
波数帯域に応じたデータが入力されるようになっている
。このデータによって、ローパスフィルタ２のカットオ
フ間波数を変えるようになっており、まだこのデータに
よって、Ａ、 ／ Ｄコンバータが１個のみ動作したり
、２個あるいは３個あるいは４個が並列に動作したりす
るように制御される。出力切り替え回路７では出力切り
替え制御回路６より出力された信号により、Ａ ／ Ｄ
コ９ ・ ンバータ３ａ、３ｂ、３ｃ、３ｄ から出力されたデ
ータを時分割に切り替えて出力する。そして結果を出力
端子８から出力する。
アナログ信号はローパスフィルタ２を通過して周波数帯
域が制限された後、Ａ／Ｄコンバ二タ３ａ、３ｂ、３Ｃ
１３ｄ に入力される。一方、クロック発生回路４では
クロック入力端子４０１に入力されるクロックを、デー
タ入力端子４０２に入力されるモードデータによって制
御し、複数のＡ／Ｄコンバータ３ａ、３ｂ、３ｃ、３ｄ
が時分割に動作するような信号を出力端子４０３ａ、４
０３ｂ、４０３ｃ、４０３ｄ から出力する。そして、
Ａ ／ Ｄ ：Ｉ７バータ３ａ、３ｂ、３ｃ、３ｄでは
、クロック発生回路４より出力された信号によって、入
力されたアナログ信号をデジタル信号に変換する。出力
切り替え制御回路６では、クロック入力端子６０１に入
力されるクロックを、データ入力端子６０２に入力され
るモードデータによって制御し、出力切り替え回路７が
タイミングよく切り替えできるような信号を、出力端子
６０３ａ、６０３ｂ、６０３ｃ、６０３ｄから出力する
。なお、モードデータ入力端子５にはアナログ信号の周
波数帯域に応じたデータが入力されるようになっている
。このデータによって、ローパスフィルタ２のカットオ
フ間波数を変えるようになっており、まだこのデータに
よって、Ａ、 ／ Ｄコンバータが１個のみ動作したり
、２個あるいは３個あるいは４個が並列に動作したりす
るように制御される。出力切り替え回路７では出力切り
替え制御回路６より出力された信号により、Ａ ／ Ｄ
コ９ ・ ンバータ３ａ、３ｂ、３ｃ、３ｄ から出力されたデ
ータを時分割に切り替えて出力する。そして結果を出力
端子８から出力する。
第２図はクロック発生回路４をさらに詳細に示したブロ
ック図であり、カウンタ４ａ、デコーダ４ｂより構成さ
れる。また、第３図は第２図におけるタイミング図であ
る。以降、第３図を参照しながら第２図の構成の動作に
ついて説明する。まずデータ入力端子４０２にモードデ
ータを入力し、カウンタ４ａの分周比を決めておく。次
にクロック式力端子４０１にクロック（第３図（ａ））
が入力されるとカウンタ４ａは第３図（ｂ）、（Ｃ）に
示す信号を出力する。デコーダ４ｂはその信号を入力し
、第３図（ｄ）、（ｅ）、（ｆ）、（ｇ）に示す信号を
出力する。このデコーダ４ｂの出力がＡ／Ｄコンバータ
３ａ、３ｂ、３ｃ、３ｄ にそれぞれ入力される。
ック図であり、カウンタ４ａ、デコーダ４ｂより構成さ
れる。また、第３図は第２図におけるタイミング図であ
る。以降、第３図を参照しながら第２図の構成の動作に
ついて説明する。まずデータ入力端子４０２にモードデ
ータを入力し、カウンタ４ａの分周比を決めておく。次
にクロック式力端子４０１にクロック（第３図（ａ））
が入力されるとカウンタ４ａは第３図（ｂ）、（Ｃ）に
示す信号を出力する。デコーダ４ｂはその信号を入力し
、第３図（ｄ）、（ｅ）、（ｆ）、（ｇ）に示す信号を
出力する。このデコーダ４ｂの出力がＡ／Ｄコンバータ
３ａ、３ｂ、３ｃ、３ｄ にそれぞれ入力される。
第４図は出力切り替え制御回路６をさらに詳細に示した
ブロック図であり、遅延回路６ａ、カウンタ６ｂにより
構成される。また、第５図は第４図におけるタイミング
図である。以降、第５図をｉｏ ＝−＞ 参照しながら第４図の動作について説明する。まずデー
タ入力端子６０２にモードデータを入力し、カウンタ６
ｂの分周比を決めておく。次に遅延回路６ａは、クロッ
ク入力端子６０１から入力された第５図（ａ）に示すク
ロックを少し遅延して、第５図（ｂ）に示す信号を出力
する。この遅延回路６ａは、Ａ ／ Ｄコンバータから
出力されたデータの中から安定な部分のみを取り出すた
めに設けられている。
ブロック図であり、遅延回路６ａ、カウンタ６ｂにより
構成される。また、第５図は第４図におけるタイミング
図である。以降、第５図をｉｏ ＝−＞ 参照しながら第４図の動作について説明する。まずデー
タ入力端子６０２にモードデータを入力し、カウンタ６
ｂの分周比を決めておく。次に遅延回路６ａは、クロッ
ク入力端子６０１から入力された第５図（ａ）に示すク
ロックを少し遅延して、第５図（ｂ）に示す信号を出力
する。この遅延回路６ａは、Ａ ／ Ｄコンバータから
出力されたデータの中から安定な部分のみを取り出すた
めに設けられている。
カウンタ６ｂはその信号を入力して第５図（Ｃ）、（ｄ
）に示す信号を出力する。このカウンタ６ｂの出力が出
力切り替え回路７に入力される。出力切り替え回路７で
は、カウンタ６ｂの出力の値が“ＯＬ′のときはＡ／Ｄ
コンバータ３ａの出力を ＩＩ １ ＨのときはＡ／Ｄ
コンバータ３ｂの出力を、“２”のトキはＡ／Ｄコンバ
ータ３Ｃの出力ヲ、′３＃のときはＡ／Ｄコンバータ３
ｄの出力をそれぞれ選択するようになっている。
）に示す信号を出力する。このカウンタ６ｂの出力が出
力切り替え回路７に入力される。出力切り替え回路７で
は、カウンタ６ｂの出力の値が“ＯＬ′のときはＡ／Ｄ
コンバータ３ａの出力を ＩＩ １ ＨのときはＡ／Ｄ
コンバータ３ｂの出力を、“２”のトキはＡ／Ｄコンバ
ータ３Ｃの出力ヲ、′３＃のときはＡ／Ｄコンバータ３
ｄの出力をそれぞれ選択するようになっている。
なお、第６図は第１図の構成におけるタイミング図であ
る。第６図において、（ａ）はローパスフィルタ２から
出力されたアナログ信号であり、図中ｎ −］、ｎ、ｎ
＋１、ｎ ＋２・・・・はサンプリングポイントである
。同図（１））、（Ｃ）、（ｄ）、（ｅ）はクロック発
生回路４から出力された信号、すなわち第３図（ｄ）、
（ｅ）、（ｆ）、（ｇ）に対応するものであり、（１）
’） 、（Ｃ’）、（ｄ′）、（ｅ’）はＡ ／ Ｄコ
ンバータ３ａ、３１）、３ｃ。
る。第６図において、（ａ）はローパスフィルタ２から
出力されたアナログ信号であり、図中ｎ −］、ｎ、ｎ
＋１、ｎ ＋２・・・・はサンプリングポイントである
。同図（１））、（Ｃ）、（ｄ）、（ｅ）はクロック発
生回路４から出力された信号、すなわち第３図（ｄ）、
（ｅ）、（ｆ）、（ｇ）に対応するものであり、（１）
’） 、（Ｃ’）、（ｄ′）、（ｅ’）はＡ ／ Ｄコ
ンバータ３ａ、３１）、３ｃ。
３ｄによって時分割に変換された結果である。また（ｆ
）は出力切り替え回路７から出力された信号であり、こ
の信号が出力端子８から出力される。
）は出力切り替え回路７から出力された信号であり、こ
の信号が出力端子８から出力される。
以上の説明から明らかなように本実施例によれば、低速
なＡ ／ Ｄコンバータを複数使用し、入力されるアナ
ログ信号を時分割に並列処理してデジタル信号に変換す
ることにより、安価なアナログ／デジタル変換装置を提
供することができる。
なＡ ／ Ｄコンバータを複数使用し、入力されるアナ
ログ信号を時分割に並列処理してデジタル信号に変換す
ることにより、安価なアナログ／デジタル変換装置を提
供することができる。
次に本発明の第２の実施例について説明する。
第７図は本発明の第２の実施例におけるブロック図であ
る。第７図において、第１図の構成と異なる点は出力切
り替え制御回路６の構成である。
る。第７図において、第１図の構成と異なる点は出力切
り替え制御回路６の構成である。
すなわち、クロック入力端子６０１を持たない。
捷だ、データ入力端子６０２に入力されるデータは外部
から供給されるモードデータでになく、クロック発生回
路４から出力されるものである。
から供給されるモードデータでになく、クロック発生回
路４から出力されるものである。
上記構成において、以下その動作を説明する。
Ａ／Ｄコ７バータ３ａ、３ｂ、３ｃ、３ｄから出力され
る信号までの動作は第１の実施例と同様である。出力切
り替え制御回路６では、クロック発生回路４より出力さ
れた信号がデータ入力端子６０２に入力され、出力切り
替え回路７がタイミングよく切り替えできるような信号
を出力端子６０３ ａ、 ６０３ ｂ から出力する
。その後の動作は第１の実施例と同様であるので省略す
る。
る信号までの動作は第１の実施例と同様である。出力切
り替え制御回路６では、クロック発生回路４より出力さ
れた信号がデータ入力端子６０２に入力され、出力切り
替え回路７がタイミングよく切り替えできるような信号
を出力端子６０３ ａ、 ６０３ ｂ から出力する
。その後の動作は第１の実施例と同様であるので省略す
る。
第８図は第７図の出力切り替え制御回路６をさらに詳細
に示したブロック図であり、エンコーダ６Ｃ１遅延回路
６ｄより構成される。また、第９図は第８図におけるタ
イミング図である。以降、第９図を参照しながら第８図
の構成の動作について説明する。エンコーダ６ＣＫはク
ロック発生回路４から出力された信号、すなわち第９図
（ａ）、（ｂ）、（ｃ）、（ｄ）の信号が入力され、こ
の信号を受けて同図（ｅ）、（ｆ）の信号を出力する。
に示したブロック図であり、エンコーダ６Ｃ１遅延回路
６ｄより構成される。また、第９図は第８図におけるタ
イミング図である。以降、第９図を参照しながら第８図
の構成の動作について説明する。エンコーダ６ＣＫはク
ロック発生回路４から出力された信号、すなわち第９図
（ａ）、（ｂ）、（ｃ）、（ｄ）の信号が入力され、こ
の信号を受けて同図（ｅ）、（ｆ）の信号を出力する。
遅延回路６ｄは同図（ｅ）、（旬の信号を少し遅延して
出力する。この遅延回路６ｄの出力が出力切り替え回路
７に入力される。
出力する。この遅延回路６ｄの出力が出力切り替え回路
７に入力される。
その後の動作は第１の実施例と同様であるので省略する
。
。
以上本実施例によれは、クロック発生回路４のカウンタ
４ａに同期を合わせる必要がなく、比較的簡単な回路構
成で低速なＡ／Ｄコンバータを複数使用し、入力されろ
アナログ信号を時分割に並列処理してデジタル信号に変
換することにより、安価なアナログ／デジタル変換装置
を提供することができる。
４ａに同期を合わせる必要がなく、比較的簡単な回路構
成で低速なＡ／Ｄコンバータを複数使用し、入力されろ
アナログ信号を時分割に並列処理してデジタル信号に変
換することにより、安価なアナログ／デジタル変換装置
を提供することができる。
発明の効果
以上のように本発明は、アナログ信号の同波数帯域ヲ制
限するローパスフィルタと、前記ローパスフィルタを通
過して周波数帯域が制限されたアナログ信号をデジタル
信号に変換する複数の低速Ａ／Ｄコンバータと、前記複
数のＡ、 ／ Ｄコンバータを動作させるクロック発生
回路と、前記複数のＡ、 ／ Ｄコンバータから出力さ
れた結果を切り替える出力切り替え回路と、前記出力切
り替え回路を制御する出力切り替え制御回路とを設け、
入力さ１４ ・＼−７ れるアナログ信号の周波数帯域に基づいて、入力される
アナログ信号を時分割に並列処理してデジタル信号に変
換することにより、安価なアナログ／デジタル変換装置
を提供することができ、その効果は太きい。
限するローパスフィルタと、前記ローパスフィルタを通
過して周波数帯域が制限されたアナログ信号をデジタル
信号に変換する複数の低速Ａ／Ｄコンバータと、前記複
数のＡ、 ／ Ｄコンバータを動作させるクロック発生
回路と、前記複数のＡ、 ／ Ｄコンバータから出力さ
れた結果を切り替える出力切り替え回路と、前記出力切
り替え回路を制御する出力切り替え制御回路とを設け、
入力さ１４ ・＼−７ れるアナログ信号の周波数帯域に基づいて、入力される
アナログ信号を時分割に並列処理してデジタル信号に変
換することにより、安価なアナログ／デジタル変換装置
を提供することができ、その効果は太きい。
【図面の簡単な説明】
第１図は本発明の第１の実施例におけるアナログ／デジ
タル変換装置のブロック結線図、第２図は同装置の要部
であるクロック発生回路の詳細なブロック結線図、第３
図は第２図におけるタイミング図、第４図は同装置の要
部である出力切り替え制御回路の詳細なプＯ，／り結線
図、第５図は第４図におけるタイミング図、第６図は第
１の実施例におけるアナログ／デジタル変換装置のタイ
ミング図、第７図は本発明の第２の実施例におけるアナ
ログ／デジタル変換装置のブロック結線図、第８図は同
装置の要部である出力切り替え制御回路の詳細なブロッ
ク結線図、第９図は第８図におけるタイミング図、第１
０図は従来のアナログ／デジタル変換装置のブロック結
線図、第１１図は１５ ・・ ・ 従来のアナログ／デジタル変換装置におけるタイミング
図である。 １°・°入力端子、２・・・ローパスフィルタ、３ａ〜
３ｄ・・・Ａ ／ Ｄコンバータ、４・・・クロック発
生回路、５・・・モードデータ入力端子、６・・・出力
切り替え制御回路、７・・・出力切り替え回路、８・・
・出力端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 ｒ−一−−−−−−−γ′− 第３図 （Ｃ） 第４図 第５図 Ｃｂ） １ｏ”、ｔｌｐＩｓ；ｏ’、ｔ１９ｏ’ｌｔ第６図 げ） −４１ｎ−−ｔｎｔ−ｊ ｔｓ４７図 第８図 乙 ｒ−−−−−−一一−イ 第９図 （ｄ） ’＝ｂ：ｌ’、２：３’：ｏ：ｔ’、２’、、：ｌ’、
ｏ：第１０図 Ｋ 第１Ｉ図
タル変換装置のブロック結線図、第２図は同装置の要部
であるクロック発生回路の詳細なブロック結線図、第３
図は第２図におけるタイミング図、第４図は同装置の要
部である出力切り替え制御回路の詳細なプＯ，／り結線
図、第５図は第４図におけるタイミング図、第６図は第
１の実施例におけるアナログ／デジタル変換装置のタイ
ミング図、第７図は本発明の第２の実施例におけるアナ
ログ／デジタル変換装置のブロック結線図、第８図は同
装置の要部である出力切り替え制御回路の詳細なブロッ
ク結線図、第９図は第８図におけるタイミング図、第１
０図は従来のアナログ／デジタル変換装置のブロック結
線図、第１１図は１５ ・・ ・ 従来のアナログ／デジタル変換装置におけるタイミング
図である。 １°・°入力端子、２・・・ローパスフィルタ、３ａ〜
３ｄ・・・Ａ ／ Ｄコンバータ、４・・・クロック発
生回路、５・・・モードデータ入力端子、６・・・出力
切り替え制御回路、７・・・出力切り替え回路、８・・
・出力端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 ｒ−一−−−−−−−γ′− 第３図 （Ｃ） 第４図 第５図 Ｃｂ） １ｏ”、ｔｌｐＩｓ；ｏ’、ｔ１９ｏ’ｌｔ第６図 げ） −４１ｎ−−ｔｎｔ−ｊ ｔｓ４７図 第８図 乙 ｒ−−−−−−一一−イ 第９図 （ｄ） ’＝ｂ：ｌ’、２：３’：ｏ：ｔ’、２’、、：ｌ’、
ｏ：第１０図 Ｋ 第１Ｉ図
Claims (5)
- （１）アナログ信号の周波数帯域を制限するローパスフ
ィルタと、前記ローパスフィルタを通過して周波数帯域
が制限されたアナログ信号をデジタル信号に変換する複
数のＡ／Ｄコンバータと、前記複数のＡ／Ｄコンバータ
を動作させるクロック発生回路と、前記複数のＡ／Ｄコ
ンバータから出力された結果を切り替える出力切り替え
回路と、前記出力切り替え回路を制御する出力切り替え
制御回路とを具備するアナログ／デジタル変換装置。 - （２）ローパスフィルタは、制御信号に基づいてカット
オフ周波数が変化することを特徴とする請求項１記載の
アナログ／デジタル変換装置。 - （３）クロック発生回路は、制御信号に基づいて複数の
Ａ／Ｄコンバータの動作を制限することを特徴とする請
求項１記載のアナログ／デジタル変換装置。 - （４）出力切り替え制御回路は、制御信号に基づいて複
数のＡ／Ｄコンバータの出力を時分割に切り替える制御
を行うことを特徴とする請求項１記載のアナログ／デジ
タル変換装置。 - （５）出力切り替え制御回路の制御信号は、アナログ信
号の周波数帯域に基づいて設定されることを特徴とする
請求項１記載のアナログ／デジタル変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63051905A JPH01226220A (ja) | 1988-03-04 | 1988-03-04 | アナログ／デジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63051905A JPH01226220A (ja) | 1988-03-04 | 1988-03-04 | アナログ／デジタル変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01226220A true JPH01226220A (ja) | 1989-09-08 |
Family
ID=12899894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63051905A Pending JPH01226220A (ja) | 1988-03-04 | 1988-03-04 | アナログ／デジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01226220A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996017441A1 (en) * | 1994-11-30 | 1996-06-06 | Matsushita Electric Industrial Co., Ltd. | Receiving circuit |
| KR100320434B1 (ko) * | 1999-11-04 | 2002-01-16 | 박종섭 | 아날로그 디지탈 컨버터 |
-
1988
- 1988-03-04 JP JP63051905A patent/JPH01226220A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996017441A1 (en) * | 1994-11-30 | 1996-06-06 | Matsushita Electric Industrial Co., Ltd. | Receiving circuit |
| US5914986A (en) * | 1994-11-30 | 1999-06-22 | Matsushita Electric Industrial Co., Ltd. | Receiving circuit |
| US6236688B1 (en) | 1994-11-30 | 2001-05-22 | Matsushita Electric Industrial Co., Ltd. | Receiving circuit |
| US6516038B1 (en) | 1994-11-30 | 2003-02-04 | Matsushita Electric Industrial Co., Ltd. | Receiving circuit |
| US6600795B1 (en) | 1994-11-30 | 2003-07-29 | Matsushita Electric Industrial Co., Ltd. | Receiving circuit |
| KR100320434B1 (ko) * | 1999-11-04 | 2002-01-16 | 박종섭 | 아날로그 디지탈 컨버터 |
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