JPH01177152A - データ処理システム - Google Patents
データ処理システムInfo
- Publication number
- JPH01177152A JPH01177152A JP63000030A JP3088A JPH01177152A JP H01177152 A JPH01177152 A JP H01177152A JP 63000030 A JP63000030 A JP 63000030A JP 3088 A JP3088 A JP 3088A JP H01177152 A JPH01177152 A JP H01177152A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- cache
- bus
- data
- storage device
- Prior art date
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- Pending
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- Bus Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は、主記憶装置（ＭＭ）と中央処理装置（ＣＰ
Ｕ）との間に高速小容量のキャッシュメモリが設けら
れるデータ処理システムに関する。
Ｕ）との間に高速小容量のキャッシュメモリが設けら
れるデータ処理システムに関する。
（従来技術）
ＣＰＵの高速化に伴い、主記憶装置にも高速動作が要求
されている。そこで、主記憶装置とＣＰＵとの間に高速
小容量のキャッシュメモリが設けられるシステムがある
。
されている。そこで、主記憶装置とＣＰＵとの間に高速
小容量のキャッシュメモリが設けられるシステムがある
。
従来のキャッシュメモリシステムは、第３図に示すよう
に構成されている。このキャッシュメモリシステムでは
、ＣＰＵ１に接続されるＣＰＵバス４と主記憶装置２等
ＣＰＵＩ以外の装置に接続されるシステムバス５との間
にはアドレスラッチ６が設けられ、このアドレスラッチ
６は、ＣＰＵバス４とシステムバス５とを電気的に切離
し可能にしている。すなわち、このキャッシュメモリシ
ステムでは、アドレスラッチ６によって、ＣＰＵがデー
タ処理を行うサイクルとＣＰＵ以外の装置がデータ処理
を行うサイクルとアドレスラッチ６によって設定する、
いわゆるスチールサイクルでデータ処理を行っている。
に構成されている。このキャッシュメモリシステムでは
、ＣＰＵ１に接続されるＣＰＵバス４と主記憶装置２等
ＣＰＵＩ以外の装置に接続されるシステムバス５との間
にはアドレスラッチ６が設けられ、このアドレスラッチ
６は、ＣＰＵバス４とシステムバス５とを電気的に切離
し可能にしている。すなわち、このキャッシュメモリシ
ステムでは、アドレスラッチ６によって、ＣＰＵがデー
タ処理を行うサイクルとＣＰＵ以外の装置がデータ処理
を行うサイクルとアドレスラッチ６によって設定する、
いわゆるスチールサイクルでデータ処理を行っている。
一般に、キャッシュメモリシステムでは、ＣＰＵＩ以外
のバスマスクとなる装置（例えばダイナミックメモリア
クセスコントローラ）がシステムバス５を占有して主記
憶装置２への書込みを行う。この場合、バスマスク装置
によって主記憶装置２内のあるエリアが書換えられると
、既に主記憶装置２の内容の一部写しを有しているキャ
ッシュメモリ８と書換えられた主記憶装置２との内容が
一致しないことが起こる。ＣＰＵＩは、キャッシュチッ
プ３内のキャッシュメモリ８と主記憶装置２内のデータ
とのアドレスの対応関係をしめずタグ情報が記憶される
ディレクトリ９を参照して、目的とするアドレスが有る
か否か（ヒツト／ミスヒツト）を索引する（以下キャッ
シュリファレンスという。）。その後、キャッシュメモ
リ８または主記憶装置２からデータをアクセスするが、
キャッシュメモリ８と主記憶装置２との内容が異なると
ＣＰＵＩは誤動作を起こす。従って、ＣＰＵ１の誤動作
を防ぐ為にキャッシュメモリ８と主記憶装置２との内容
の一致を保つ必要がある。
のバスマスクとなる装置（例えばダイナミックメモリア
クセスコントローラ）がシステムバス５を占有して主記
憶装置２への書込みを行う。この場合、バスマスク装置
によって主記憶装置２内のあるエリアが書換えられると
、既に主記憶装置２の内容の一部写しを有しているキャ
ッシュメモリ８と書換えられた主記憶装置２との内容が
一致しないことが起こる。ＣＰＵＩは、キャッシュチッ
プ３内のキャッシュメモリ８と主記憶装置２内のデータ
とのアドレスの対応関係をしめずタグ情報が記憶される
ディレクトリ９を参照して、目的とするアドレスが有る
か否か（ヒツト／ミスヒツト）を索引する（以下キャッ
シュリファレンスという。）。その後、キャッシュメモ
リ８または主記憶装置２からデータをアクセスするが、
キャッシュメモリ８と主記憶装置２との内容が異なると
ＣＰＵＩは誤動作を起こす。従って、ＣＰＵ１の誤動作
を防ぐ為にキャッシュメモリ８と主記憶装置２との内容
の一致を保つ必要がある。
このキャッシュメモリシステムではホールド信号７によ
りＣＰＵＩをホールド（ＨＯＬＤ）ｔ。
りＣＰＵＩをホールド（ＨＯＬＤ）ｔ。
て、キャッシュリファレンスを行う。そしてキャッシュ
メモリ８と主記憶装置２との内容の一致を保つ為に、キ
ャッシュディレクトリ９に主記憶装置２と同じアドレス
が保持されている場合、つまりキャツシュヒツト時には
キャッシュメモリ８に新しいデータを書込んでいる。
メモリ８と主記憶装置２との内容の一致を保つ為に、キ
ャッシュディレクトリ９に主記憶装置２と同じアドレス
が保持されている場合、つまりキャツシュヒツト時には
キャッシュメモリ８に新しいデータを書込んでいる。
（発明が解決しようとする問題点）
このようなキャッシュメモリシステムでは、 −キャッ
シュリファレンスのたびにＣＰＵ１をホールドしている
ため、ＣＰＵＩの処理効率を低下させていた。また、例
外処理等システムの都合上頻繁にＣＰＵをホールドでき
ない場合、第３図に示したような構成では主記憶装置２
とキャッシュメモリ９との内容の一致をとれないという
問題かあっ ノこ。
シュリファレンスのたびにＣＰＵ１をホールドしている
ため、ＣＰＵＩの処理効率を低下させていた。また、例
外処理等システムの都合上頻繁にＣＰＵをホールドでき
ない場合、第３図に示したような構成では主記憶装置２
とキャッシュメモリ９との内容の一致をとれないという
問題かあっ ノこ。
この発明は、ＣＰＵがホールドされている時間を短縮し
てＣＰＵの処理効率をあげるとともに、ＣＰＵをホール
ドできないシステムにおいても上記のキャッシュメモリ
システムを実現できる構成を提供することを目的とする
。
てＣＰＵの処理効率をあげるとともに、ＣＰＵをホール
ドできないシステムにおいても上記のキャッシュメモリ
システムを実現できる構成を提供することを目的とする
。
［発明の構成］
（問題点を解決するための手段）
この発明は、ＣＰＵに接続されるＣＰＵバスと、記憶装
置が接続されるシステムバスとを、電気的に切離し可能
なバス構造を有するデータ処理システムにおいて、主記
憶装置の内容の一部の写しを記憶するキャッシュメモリ
と、 このキャッシュメモリに記憶されるデータと前記主記憶
装置内のデータとのアドレスの対応関係を示すタグ情報
および各タグ情報に対応する前記データが有効か無効か
を示すバリッド情報とを記憶するディレクトリと、 前記タグ情報を記憶し、このタグ情報と前記主記憶装置
のアドレスとを照合する照合手段と、前記ＣＰＵバスお
よびシステムバスとを介してアドレスが入力さ・れ、制
御信号によりいずれか一方のバスを選択してキャッシュ
メモリへデータをアクセスする手段と、前記照合手段の
結果が一致した時に前記システムバスを選択し、前記シ
ステムバスを通して前記照合手段において一致したアド
レスが指定され、前記キャッシュメモリおよびディレク
トリとは前記制御信号及び書込み可能を示す信号を受け
て前記ディレクトリ内の前記照合手段において一致した
タグ情報に対応するバリッド情報を無効にする手段とか
ら構成されるキャッシュメモリシステムである。
置が接続されるシステムバスとを、電気的に切離し可能
なバス構造を有するデータ処理システムにおいて、主記
憶装置の内容の一部の写しを記憶するキャッシュメモリ
と、 このキャッシュメモリに記憶されるデータと前記主記憶
装置内のデータとのアドレスの対応関係を示すタグ情報
および各タグ情報に対応する前記データが有効か無効か
を示すバリッド情報とを記憶するディレクトリと、 前記タグ情報を記憶し、このタグ情報と前記主記憶装置
のアドレスとを照合する照合手段と、前記ＣＰＵバスお
よびシステムバスとを介してアドレスが入力さ・れ、制
御信号によりいずれか一方のバスを選択してキャッシュ
メモリへデータをアクセスする手段と、前記照合手段の
結果が一致した時に前記システムバスを選択し、前記シ
ステムバスを通して前記照合手段において一致したアド
レスが指定され、前記キャッシュメモリおよびディレク
トリとは前記制御信号及び書込み可能を示す信号を受け
て前記ディレクトリ内の前記照合手段において一致した
タグ情報に対応するバリッド情報を無効にする手段とか
ら構成されるキャッシュメモリシステムである。
（作用）
この発明のキャッシュメモリシステムは、ＣＰＵ以外の
バスマスタ装置がシステムバスを占有して主記憶装置へ
データを書込む場合に、照合手段に記憶されたタグ情報
と主記憶装置のアドレスとを照合する。ここでキャッシ
ュリファレンスが行われ、キャツシュヒツトの場合にＣ
ＰＵがホールドされる。そして制御信号により、キャツ
シュヒツトしたアドレスに対応するキャッシュメモリ内
のデータを無効にして、キャッシュメモリと主記憶装置
との内容の一致を保つ。キャツシュヒツト時にキャツシ
ュヒツトしたタグ情報に対応するキャッシュデータを無
効にする時を除いては、ＣＰＵバスが選択されるので、
従来のキャッシュリファレンスのたびにＣＰＵをホール
ドしていたシステムに比べてＣＰＵがホールドされる時
間が少くなる。
バスマスタ装置がシステムバスを占有して主記憶装置へ
データを書込む場合に、照合手段に記憶されたタグ情報
と主記憶装置のアドレスとを照合する。ここでキャッシ
ュリファレンスが行われ、キャツシュヒツトの場合にＣ
ＰＵがホールドされる。そして制御信号により、キャツ
シュヒツトしたアドレスに対応するキャッシュメモリ内
のデータを無効にして、キャッシュメモリと主記憶装置
との内容の一致を保つ。キャツシュヒツト時にキャツシ
ュヒツトしたタグ情報に対応するキャッシュデータを無
効にする時を除いては、ＣＰＵバスが選択されるので、
従来のキャッシュリファレンスのたびにＣＰＵをホール
ドしていたシステムに比べてＣＰＵがホールドされる時
間が少くなる。
（実施例）
第１図にこの発明の一実施例の概略構成を表すブロック
図を示す。
図を示す。
ＣＰＵＩ １と主記憶装置１２との間にはキャッシュデ
ータを記憶するキャッシュメモリ１９とディレクトリ２
０とから構成されるキャッシュチップ１３が設けられて
いる。ＣＰＵ１１に接続されるＣＰＵバス１４はアドレ
スラッチ１５を介してシステムバス１６に接続され、Ｃ
ＰＵバス１４とシステムバス１６とを電気的に切離し可
能にしている。このシステムバス１６は、主記憶装置１
２とキャッシュリファレンスロジック１７とその他の装
置等が接続される。キャッシュリファレンスロジック１
７は、ディレクトリ２０内のタグアドレスを記憶し、こ
のタグアドレスと主記憶装置１２内のアクセスすべきア
ドレスとを照合する。
ータを記憶するキャッシュメモリ１９とディレクトリ２
０とから構成されるキャッシュチップ１３が設けられて
いる。ＣＰＵ１１に接続されるＣＰＵバス１４はアドレ
スラッチ１５を介してシステムバス１６に接続され、Ｃ
ＰＵバス１４とシステムバス１６とを電気的に切離し可
能にしている。このシステムバス１６は、主記憶装置１
２とキャッシュリファレンスロジック１７とその他の装
置等が接続される。キャッシュリファレンスロジック１
７は、ディレクトリ２０内のタグアドレスを記憶し、こ
のタグアドレスと主記憶装置１２内のアクセスすべきア
ドレスとを照合する。
キャッシュチップ１３はセレクタ１８を介してＣＰＵバ
ス１４とシステムバス１６に接続される。
ス１４とシステムバス１６に接続される。
セレクタ１８はキャッシュチップ１３が受ける制御信号
２３を受けて、ＣＰＵバス１４またはシステムバス１６
のいずれか一方を選択し、バス２５を通してキャッシュ
チップ１３ヘデータをアクセスする。制御信号２３は、
キャッシュチップ１３へも書込み可能を指示するＷＥ信
号２４とともに入力して、ディレクトリ２０内のバリッ
ド情報を有効か無効かにする。
２３を受けて、ＣＰＵバス１４またはシステムバス１６
のいずれか一方を選択し、バス２５を通してキャッシュ
チップ１３ヘデータをアクセスする。制御信号２３は、
キャッシュチップ１３へも書込み可能を指示するＷＥ信
号２４とともに入力して、ディレクトリ２０内のバリッ
ド情報を有効か無効かにする。
ディレクトリ２０は、例えば第２図に示すように、キャ
ッシュデータと主記憶装置１２内のデータとのアドレス
の対応関係を示すタグアドレス２１とこのタグアドレス
２１に対応するキャッシュデータが有効か無効かを示す
ラインバリッドビット２２が設けられている。ラインバ
リッドビット２２は、キャッシュチップ１３が受ける制
御信号２３により′１″または０“を示し、キャッシュ
メモリに記憶した情報が有効かまたは無効かを示す。
ッシュデータと主記憶装置１２内のデータとのアドレス
の対応関係を示すタグアドレス２１とこのタグアドレス
２１に対応するキャッシュデータが有効か無効かを示す
ラインバリッドビット２２が設けられている。ラインバ
リッドビット２２は、キャッシュチップ１３が受ける制
御信号２３により′１″または０“を示し、キャッシュ
メモリに記憶した情報が有効かまたは無効かを示す。
次に動作について説明する。
ＣＰＵ１１がＣＰＵバス１４及びシステムバス１６を占
有して主記憶装置１２ヘデータの書込みを行なう場合、
セレクタ１８は制御信号２３がインアクティブとなって
ＣＰＵバス１４を選択している。従って、キャッシュチ
ップ１３はＣＰＵ１１に接続され、キャッシュリファレ
ンスはキャツシュチップ１３内部で行われている。この
時、キャッシュチップ１３のディレクトリ２０のライン
バリッドビット２２は“１“（キャッシュデータは有効
）を示し、キャッシュチップ１３内のキャッシュメモリ
１９と主記憶装置１２の内容とは一致している。
有して主記憶装置１２ヘデータの書込みを行なう場合、
セレクタ１８は制御信号２３がインアクティブとなって
ＣＰＵバス１４を選択している。従って、キャッシュチ
ップ１３はＣＰＵ１１に接続され、キャッシュリファレ
ンスはキャツシュチップ１３内部で行われている。この
時、キャッシュチップ１３のディレクトリ２０のライン
バリッドビット２２は“１“（キャッシュデータは有効
）を示し、キャッシュチップ１３内のキャッシュメモリ
１９と主記憶装置１２の内容とは一致している。
次にＣＰＵ以外のバスマスタとなる装置（例えばダイナ
ミックメモリアクセスコントローラ等）がシステムバス
１６を占有して主記憶装置１２へのデータの書込みを行
なう場合について説明する。
ミックメモリアクセスコントローラ等）がシステムバス
１６を占有して主記憶装置１２へのデータの書込みを行
なう場合について説明する。
この時キャッシュリファレンスはキャッシュリファレン
スロジック１７で行われる。キャツシュヒツトであれば
、制御信号２３がアクティブとなり、制御信号２３を受
けたセレクタ１８はキャッシュチップ１３への接続をＣ
ＰＵバス１４からシステムバス１６に切換える。ここで
ＣＰＵＩ １はホールドされた状態になる。キャッシュ
チップ１３には、システムバス１６を通してキャツシュ
ヒツトしたアドレスが指定される。キャッシュチップ１
３は制御信号２３及び書込み可能を示すＷＥ信号２４を
受けてディレクトリ２０内のキャツシュヒツトしたアド
レスに対応するラインバリッドビット２２を′０“にし
て、キャツシュヒツトしたアドレスのデータを無効にす
る。このようにして、キャッシュメモリ１９と主記憶装
置１２の内容との一致が保たれる。その後セレクタ１８
はキャッシュチップ１３への接続をＣＰＵバス１４へ切
換え、ＣＰＵＩＩのホールドが解かれて処理が再開され
る。
スロジック１７で行われる。キャツシュヒツトであれば
、制御信号２３がアクティブとなり、制御信号２３を受
けたセレクタ１８はキャッシュチップ１３への接続をＣ
ＰＵバス１４からシステムバス１６に切換える。ここで
ＣＰＵＩ １はホールドされた状態になる。キャッシュ
チップ１３には、システムバス１６を通してキャツシュ
ヒツトしたアドレスが指定される。キャッシュチップ１
３は制御信号２３及び書込み可能を示すＷＥ信号２４を
受けてディレクトリ２０内のキャツシュヒツトしたアド
レスに対応するラインバリッドビット２２を′０“にし
て、キャツシュヒツトしたアドレスのデータを無効にす
る。このようにして、キャッシュメモリ１９と主記憶装
置１２の内容との一致が保たれる。その後セレクタ１８
はキャッシュチップ１３への接続をＣＰＵバス１４へ切
換え、ＣＰＵＩＩのホールドが解かれて処理が再開され
る。
以上説明したようにＣＰＵ以外のバスマスタとなる装置
がシステムバスを占有して主記憶装置１２ヘデータの書
込みを行なう場合に、キャッシュリファレンスがキャッ
シュチップ１３の外部に設けられたキャッシュリファレ
ンスロジック１７で行われる。キャッシュリファレンス
ロジック１７内でキャツシュヒツトした時のみ、ＣＰＵ
をホールドして、キャッシュチップ１３内のキャツシュ
ヒツトしたアドレスに対応するキャッシュデータを無効
にしている。従って、ＣＰＵを効率的に使用することが
できる。
がシステムバスを占有して主記憶装置１２ヘデータの書
込みを行なう場合に、キャッシュリファレンスがキャッ
シュチップ１３の外部に設けられたキャッシュリファレ
ンスロジック１７で行われる。キャッシュリファレンス
ロジック１７内でキャツシュヒツトした時のみ、ＣＰＵ
をホールドして、キャッシュチップ１３内のキャツシュ
ヒツトしたアドレスに対応するキャッシュデータを無効
にしている。従って、ＣＰＵを効率的に使用することが
できる。
［発明の効果］
この発明によれば、従来に比べてＣＰＵをホールドして
いる時間が減少するのでＣＰＵを効率的に使用すること
ができるという効果がある。また、システム上ＣＰＵを
ホールドすることのできない場合においても主記憶装置
とキャッシュメモリとの内容を一致させることができる
。
いる時間が減少するのでＣＰＵを効率的に使用すること
ができるという効果がある。また、システム上ＣＰＵを
ホールドすることのできない場合においても主記憶装置
とキャッシュメモリとの内容を一致させることができる
。
【図面の簡単な説明】
第１図はこの発明の一実施例の概要を示す図、第２図は
第１図に示した実施例のディレクトリの内部構成を示す
図、第３図は従来例の概要を示す図である。 １１・・・ＣＰＵ、１２・・・主記憶装置、１３・・・
キャッシュチップ、１４・・・ＣＰＵバス、１５・・・
アドレスラッチ、１６・・・システムバス、１７・・・
キャッシュリファレンスロジック、１８・・・セレクタ
、１９・・・キャッシュメモリ、２０・・・ディレクト
リ、２１・・・タグアドレス、２２・・・ラインバリデ
イティピット、２３・・・制御信号、２４・・・ＷＥ倍
信号２５・・・バス。
第１図に示した実施例のディレクトリの内部構成を示す
図、第３図は従来例の概要を示す図である。 １１・・・ＣＰＵ、１２・・・主記憶装置、１３・・・
キャッシュチップ、１４・・・ＣＰＵバス、１５・・・
アドレスラッチ、１６・・・システムバス、１７・・・
キャッシュリファレンスロジック、１８・・・セレクタ
、１９・・・キャッシュメモリ、２０・・・ディレクト
リ、２１・・・タグアドレス、２２・・・ラインバリデ
イティピット、２３・・・制御信号、２４・・・ＷＥ倍
信号２５・・・バス。
Claims (1)
- （１）ＣＰＵに接続されるＣＰＵバスと、記憶装置が接
続されるシステムバスとを、電気的に切離し可能なバス
構造を有するデータ処理システムにおいて、 主記憶装置の内容の一部の写しを記憶するキャッシュメ
モリと、 このキャッシュメモリに記憶されるデータと前記主記憶
装置内のデータとのアドレスの対応関係を示すタグ情報
および各タグ情報に対応する前記データが有効か無効か
を示すバリッド情報とを記憶するディレクトリと、 前記タグ情報を記憶し、このタグ情報と前記主記憶装置
のアドレスと照合する照合手段と、 前記ＣＰＵバスおよびシステムバスとを介してアドレス
が入力され、制御信号によりいずれか一方のバスを選択
してキャッシュメモリへデータをアクセスする手段と、
前記照合手段の結果が一致した時、前記システムバスを
選択し、前記制御信号により前記システムバスを通して
前記照合手段において一致したタグ情報に対応する前記
パリティ情報を無効にする手段とを具備することを 特徴とするデータ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63000030A JPH01177152A (ja) | 1988-01-04 | 1988-01-04 | データ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63000030A JPH01177152A (ja) | 1988-01-04 | 1988-01-04 | データ処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01177152A true JPH01177152A (ja) | 1989-07-13 |
Family
ID=11462962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63000030A Pending JPH01177152A (ja) | 1988-01-04 | 1988-01-04 | データ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01177152A (ja) |
-
1988
- 1988-01-04 JP JP63000030A patent/JPH01177152A/ja active Pending
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