JPH0775007B2 - データアクセス装置 - Google Patents
データアクセス装置Info
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- JPH0775007B2 JPH0775007B2 JP63139724A JP13972488A JPH0775007B2 JP H0775007 B2 JPH0775007 B2 JP H0775007B2 JP 63139724 A JP63139724 A JP 63139724A JP 13972488 A JP13972488 A JP 13972488A JP H0775007 B2 JPH0775007 B2 JP H0775007B2
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Description
【発明の詳細な説明】 ［目次］ 概要 産業上の利用分野 従来の技術（第３図） 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 一実施例（第１、２図） 拡張 発明の効果 ［概要］ キャッシュメモリ及び主メモリに対しデータアクセスを
行うデータアクセス装置に関し、 先行するアクセスアドレスと後続するアクセスアドレス
とがキャッシュメモリ上の同一ブロックに属し、かつ、
先行するアクセスがキャッシュミスヒットを生じた場
合、後続するアクセスを早期に行うことによりアクセス
タイムを短縮化することを目的とし、 アクセスアドレスが順次書き込まれる第１及び第２のア
ドレスレジスタと、該第１及び第２のアドレスレジスタ
に格納されている両アクセスアドレスがキャッシュメモ
リ上の同一ブロックに属するかどうかを判定するブロッ
ク一致判定手段と、該第１及び第２のアドレスレジスタ
に格納されているアクセスアドレスのデータがそれぞれ
書き込まれる第１及び第２のデータレジスタと、該アド
レスレジスタの一方に格納されている先行するアクセス
アドレスについてキャッシュミスが生じ、かつ、該ブロ
ック一致判定手段により同一ブロックに属すると判定さ
れた場合には、主メモリからキャッシュメモリへデータ
がブロック転送される際に、該両アクセスアドレスのデ
ータを該第１及び第２のデータレジスタへも転送する制
御手段とを備えて構成する。
行うデータアクセス装置に関し、 先行するアクセスアドレスと後続するアクセスアドレス
とがキャッシュメモリ上の同一ブロックに属し、かつ、
先行するアクセスがキャッシュミスヒットを生じた場
合、後続するアクセスを早期に行うことによりアクセス
タイムを短縮化することを目的とし、 アクセスアドレスが順次書き込まれる第１及び第２のア
ドレスレジスタと、該第１及び第２のアドレスレジスタ
に格納されている両アクセスアドレスがキャッシュメモ
リ上の同一ブロックに属するかどうかを判定するブロッ
ク一致判定手段と、該第１及び第２のアドレスレジスタ
に格納されているアクセスアドレスのデータがそれぞれ
書き込まれる第１及び第２のデータレジスタと、該アド
レスレジスタの一方に格納されている先行するアクセス
アドレスについてキャッシュミスが生じ、かつ、該ブロ
ック一致判定手段により同一ブロックに属すると判定さ
れた場合には、主メモリからキャッシュメモリへデータ
がブロック転送される際に、該両アクセスアドレスのデ
ータを該第１及び第２のデータレジスタへも転送する制
御手段とを備えて構成する。
［産業上の利用分野］ 本発明はキャッシュメモリ及び主メモリに対しデータア
クセスを行うデータアクセス装置に関する。
クセスを行うデータアクセス装置に関する。
［従来の技術］ 近年、マイクロプロセッサの処理速度の高速化に伴い、
メモリに対するアクセス速度の高速化が要求されてい
る。しかし、主メモリに対するアクセス速度を高速化す
るには、記憶容量が比較的大きいため、コスト高とな
る。そこで、小容量のキャッシュメモリをマイクロプロ
セッサの命令実行部と主メモリとの間に配設して、命令
実行部へのデータ供給速度を高速化している。
メモリに対するアクセス速度の高速化が要求されてい
る。しかし、主メモリに対するアクセス速度を高速化す
るには、記憶容量が比較的大きいため、コスト高とな
る。そこで、小容量のキャッシュメモリをマイクロプロ
セッサの命令実行部と主メモリとの間に配設して、命令
実行部へのデータ供給速度を高速化している。
主メモリの一部の内容がコピーされたキャッシュメモリ
内に、有効なアクセスデータが存在すれば、すなわち、
キャッシュヒットの場合には、キャッシュメモリに対し
てアクセスし、有効なアクセスデータが存在しない場合
には、すなわちキャッシュミスヒットの場合には、主メ
モリの内容をキャッシュメモリへ予め定められたブロッ
ク単位で転送するとともに、アクセスのデータを命令実
行部へ送る。
内に、有効なアクセスデータが存在すれば、すなわち、
キャッシュヒットの場合には、キャッシュメモリに対し
てアクセスし、有効なアクセスデータが存在しない場合
には、すなわちキャッシュミスヒットの場合には、主メ
モリの内容をキャッシュメモリへ予め定められたブロッ
ク単位で転送するとともに、アクセスのデータを命令実
行部へ送る。
［発明が解決しようとする課題］ しかし、先行するアクセスがキャッシュミスヒットを起
こした場合には、先行する第１のアクセスアドレスと後
続する第２のアクセスアドレスとがキャッシュメモリ上
の同一ブロックに属していても、一般的に、主メモリか
らキャッシュメモリへのブロック転送が終了するまで後
続のアクセスを行っていなかったので、アクセスタイム
が長くなる原因となっていた。
こした場合には、先行する第１のアクセスアドレスと後
続する第２のアクセスアドレスとがキャッシュメモリ上
の同一ブロックに属していても、一般的に、主メモリか
らキャッシュメモリへのブロック転送が終了するまで後
続のアクセスを行っていなかったので、アクセスタイム
が長くなる原因となっていた。
本発明の目的は、先行するアクセスアドレスと後続する
アクセスアドレスとがキャッシュメモリ上の同一ブロッ
クに属し、かつ、先行するアクセスがキャッシュミスヒ
ットを生じた場合、後続するアクセスを早期に行うこと
によりアクセスタイムを短縮化することができるデータ
アクセス装置を提供することにある。
アクセスアドレスとがキャッシュメモリ上の同一ブロッ
クに属し、かつ、先行するアクセスがキャッシュミスヒ
ットを生じた場合、後続するアクセスを早期に行うこと
によりアクセスタイムを短縮化することができるデータ
アクセス装置を提供することにある。
［課題を解決するための手段］ この目的を達成するために、本発明に係るデータアクセ
ス装置では、アクセスアドレスが順次書き込まれる第１
及び第２のアドレスレジスタ及び書き込まれたこれらの
アクセスアドレスのデータが格納される第１及び第２の
データレジスタを備え、両アドレスレジスタの一方に格
納されている先行するアクセスアドレスについてキャッ
シュミスが生じ、かつ、ブロック一致判定手段により両
アクセスアドレスが同一ブロックに属すると判定された
場合には、主メモリからキャッシュメモリへデータがブ
ロック転送される際に、該両アクセスアドレスのデータ
を該第１及び第２のデータレジスタへも転送する。
ス装置では、アクセスアドレスが順次書き込まれる第１
及び第２のアドレスレジスタ及び書き込まれたこれらの
アクセスアドレスのデータが格納される第１及び第２の
データレジスタを備え、両アドレスレジスタの一方に格
納されている先行するアクセスアドレスについてキャッ
シュミスが生じ、かつ、ブロック一致判定手段により両
アクセスアドレスが同一ブロックに属すると判定された
場合には、主メモリからキャッシュメモリへデータがブ
ロック転送される際に、該両アクセスアドレスのデータ
を該第１及び第２のデータレジスタへも転送する。
［作用］ このブロック転送の際に、後続するアクセスアドレスの
データが主メモリからデータレジスタへ転送されるの
で、ブロック転送を待って後続するアクセスアドレスの
データをキャッシュメモリに対しアクセスする必要がな
い。
データが主メモリからデータレジスタへ転送されるの
で、ブロック転送を待って後続するアクセスアドレスの
データをキャッシュメモリに対しアクセスする必要がな
い。
したがって、先行するアクセスアドレスと後続するアク
セスアドレスとがキャッシュメモリ上の同一ブロックに
属するという条件の下では、後続するアクセスが早期に
行われる。
セスアドレスとがキャッシュメモリ上の同一ブロックに
属するという条件の下では、後続するアクセスが早期に
行われる。
このような条件は特殊ではなく、高確率で生ずる。
［実施例］ （１）一実施例 図面に基づいて本発明の一実施例を説明する。
第１図はマイクロプロセッサに内蔵されたキャッシュメ
モリ及びその周辺のデータアクセス装置を示すブロック
図である。このマイクロプロセッサは例えば１ワードが
32ビットである。
モリ及びその周辺のデータアクセス装置を示すブロック
図である。このマイクロプロセッサは例えば１ワードが
32ビットである。
10はキャッシュメモリであり、本実施例では簡略図示の
ために、４ブロックからなるものとする。第ｉブロック
（ｉ＝１〜４）は、４ワードのデータDi1、Di2、Di3、D
i4が格納されるデータ記憶域、１ビットの有効ビット
（Ｖビット）Vi及びコピー元の主メモリ上のアドレスの
一部（全アドレスビットのうちブロック内の相対アドレ
スを示す下位２ビットとキャッシュ内のブロックを指定
する２ビットを除いたもの）が格納されるタグTiを備え
ている。
ために、４ブロックからなるものとする。第ｉブロック
（ｉ＝１〜４）は、４ワードのデータDi1、Di2、Di3、D
i4が格納されるデータ記憶域、１ビットの有効ビット
（Ｖビット）Vi及びコピー元の主メモリ上のアドレスの
一部（全アドレスビットのうちブロック内の相対アドレ
スを示す下位２ビットとキャッシュ内のブロックを指定
する２ビットを除いたもの）が格納されるタグTiを備え
ている。
12及び14はアドレスレジスタであり、命令実行部からの
アクセスアドレスが順次書き込まれる。
アクセスアドレスが順次書き込まれる。
16はブロック一致判定回路であり、アドレスレジスタ12
及び14に格納されたアクセスアドレスのうち、下位２ビ
ットArを除いたブロックアドレスAbが供給され、両者が
一致しているかどうかを判定し、一致している場合には
“1"を出力する。18及び20はデータレジスタであり、そ
れぞれアドレスレジスタ12及び14に格納されたアクセス
アドレスのデータが格納される。
及び14に格納されたアクセスアドレスのうち、下位２ビ
ットArを除いたブロックアドレスAbが供給され、両者が
一致しているかどうかを判定し、一致している場合には
“1"を出力する。18及び20はデータレジスタであり、そ
れぞれアドレスレジスタ12及び14に格納されたアクセス
アドレスのデータが格納される。
22、24及び26はゲートであり、ゲート22は命令実行部か
らのアクセスアドレスをアドレスレジスタ12及び14へ順
次供給するためのもの、ゲート24及び26はそれぞれアド
レスレジスタ12及び14に格納されているブロックアドレ
スAb及びブロック内の相対アドレスArをキャッシュメモ
リ10へ供給するためのものである。
らのアクセスアドレスをアドレスレジスタ12及び14へ順
次供給するためのもの、ゲート24及び26はそれぞれアド
レスレジスタ12及び14に格納されているブロックアドレ
スAb及びブロック内の相対アドレスArをキャッシュメモ
リ10へ供給するためのものである。
28は比較器であり、ゲート24から供給されるブロックア
ドレスAbから下位２ビットを除いたアドレスがキャッシ
ュメモリ10から読み出されたタグTiの内容に一致するか
どうかを判定し、一致すれば“1"を出力する。
ドレスAbから下位２ビットを除いたアドレスがキャッシ
ュメモリ10から読み出されたタグTiの内容に一致するか
どうかを判定し、一致すれば“1"を出力する。
30はアンドゲートであり、比較器28から“1"が供給さ
れ、かつ、このとき指定されるキャッシュメモリ10上の
ブロックのＶビットが“1"である場合、すなわちキャッ
シュヒットの場合には“1"を出力し、キャッシュミスヒ
ットの場合には“0"を出力する。
れ、かつ、このとき指定されるキャッシュメモリ10上の
ブロックのＶビットが“1"である場合、すなわちキャッ
シュヒットの場合には“1"を出力し、キャッシュミスヒ
ットの場合には“0"を出力する。
34は比較器であり、ゲート24及び26から供給されて作成
されるアドレス、すなわち、アドレスレジスタ12及び14
に格納されたアクセスアドレスと、主メモリからキャッ
シュメモリ10へデータをブロック転送する際の主メモリ
のアドレスとを比較し、両者が一致しておれば“1"を制
御回路32へ出力する。
されるアドレス、すなわち、アドレスレジスタ12及び14
に格納されたアクセスアドレスと、主メモリからキャッ
シュメモリ10へデータをブロック転送する際の主メモリ
のアドレスとを比較し、両者が一致しておれば“1"を制
御回路32へ出力する。
36、38及び40はゲートであり、ゲート36はキャッシュメ
モリ10からのアクセスデータ及び主メモリからのアクセ
スデータのいずれか一方を選択してゲート38へ供給し、
ゲート38はこれをデータレジスタ18又は20へ選択的に供
給し、ゲート40はデータレジスタ18及び20へ格納されて
いるデータのいずれか一方の選択的に命令実行部へ供給
するためのものである。
モリ10からのアクセスデータ及び主メモリからのアクセ
スデータのいずれか一方を選択してゲート38へ供給し、
ゲート38はこれをデータレジスタ18又は20へ選択的に供
給し、ゲート40はデータレジスタ18及び20へ格納されて
いるデータのいずれか一方の選択的に命令実行部へ供給
するためのものである。
制御回路32はゲート22〜26、36〜40を制御する。
次に、上記の如く構成された本実施例の動作を説明す
る。
る。
制御回路32によりゲート22の一方が開かれて、命令実行
部からアクセスアドレスがアドレスレジスタ12へ供給さ
れ、次いでゲート24の一方及びゲート26の一方が開かれ
て、アドレスレジスタ12に格納されたアクセスアドレス
のブロックアドレスAb及び相対アドレスArがそれぞれゲ
ート24、26を通り、キャッシュメモリ10上のブロックア
ドレス及びそのブロック内の相対アドレスが指定され
る。
部からアクセスアドレスがアドレスレジスタ12へ供給さ
れ、次いでゲート24の一方及びゲート26の一方が開かれ
て、アドレスレジスタ12に格納されたアクセスアドレス
のブロックアドレスAb及び相対アドレスArがそれぞれゲ
ート24、26を通り、キャッシュメモリ10上のブロックア
ドレス及びそのブロック内の相対アドレスが指定され
る。
これと平行して、制御回路32は、アンドゲート30の出力
が“1"であればキャッシュヒットと判定し、ゲート36の
一方及びゲート38の一方を開いて、キャッシュメモリ10
上の指定されたアドレスのアクセスデータをデータレジ
スタ18へ転送させる。次いで、制御回路32は、命令実行
部との関係で所定の時点でゲート40の一方を開き、この
データレジスタ18に格納されているアクセスデータを命
令実行部へ転送させる。
が“1"であればキャッシュヒットと判定し、ゲート36の
一方及びゲート38の一方を開いて、キャッシュメモリ10
上の指定されたアドレスのアクセスデータをデータレジ
スタ18へ転送させる。次いで、制御回路32は、命令実行
部との関係で所定の時点でゲート40の一方を開き、この
データレジスタ18に格納されているアクセスデータを命
令実行部へ転送させる。
制御回路32は、命令実行部からのアクセスアドレスを、
上記の如くアドレスレジスタ12へ転送させた後に、ゲー
ト22の他方を開いて後続するアクセスアドレスをアドレ
スレジスタ14へ転送させる。また、上記の如くデータレ
ジスタ18から命令実行部へアクセスデータを転送させた
直後に、ゲート22の一方を開いて後続する次のアクセス
アドレスをアドレスレジスタ12へ転送させる。
上記の如くアドレスレジスタ12へ転送させた後に、ゲー
ト22の他方を開いて後続するアクセスアドレスをアドレ
スレジスタ14へ転送させる。また、上記の如くデータレ
ジスタ18から命令実行部へアクセスデータを転送させた
直後に、ゲート22の一方を開いて後続する次のアクセス
アドレスをアドレスレジスタ12へ転送させる。
次にゲート24の他方及びゲート26の他方を開いて、アド
レスレジスタ14に格納されているアクセスアドレスをキ
ャッシュメモリ10及び比較器28へ上記の如く供給させ
る。アンドゲート30の出力が“0"であり、すなわち、キ
ャッシュミスヒットの場合には、キャッシュメモリ10が
書き込み状態にされ、アドレスレジスタ14に格納されて
いるアクセスアドレスのブロックアドレスAbが示す主メ
モリ上の４ワードのデータがキャッシュメモリ10上へブ
ロック転送（ブロックイン）される。
レスレジスタ14に格納されているアクセスアドレスをキ
ャッシュメモリ10及び比較器28へ上記の如く供給させ
る。アンドゲート30の出力が“0"であり、すなわち、キ
ャッシュミスヒットの場合には、キャッシュメモリ10が
書き込み状態にされ、アドレスレジスタ14に格納されて
いるアクセスアドレスのブロックアドレスAbが示す主メ
モリ上の４ワードのデータがキャッシュメモリ10上へブ
ロック転送（ブロックイン）される。
この際、ブロック一致判定回路16の出力が“1"である場
合には、すなわちアドレスレジスタ14に格納されている
アクセスアドレスとアドレスレジスタ12に格納されてい
る後続アクセスアドレスとがキャッシュメモリ10上の同
一ブロックに属する場合には、制御回路32は比較器34の
出力が“1"であるかどうかを見る。すなわち、ブロック
転送中の主メモリのアドレスとアドレスレジスタ14に格
納されているアクセスアドレスとが一致しているかどう
かを見る。一致しておればゲート36の他方及びゲート38
の他方を開いて主メモリからのアクセスデータをデータ
レジスタ20へも転送させる。
合には、すなわちアドレスレジスタ14に格納されている
アクセスアドレスとアドレスレジスタ12に格納されてい
る後続アクセスアドレスとがキャッシュメモリ10上の同
一ブロックに属する場合には、制御回路32は比較器34の
出力が“1"であるかどうかを見る。すなわち、ブロック
転送中の主メモリのアドレスとアドレスレジスタ14に格
納されているアクセスアドレスとが一致しているかどう
かを見る。一致しておればゲート36の他方及びゲート38
の他方を開いて主メモリからのアクセスデータをデータ
レジスタ20へも転送させる。
次に制御回路32は、ゲート24の一方及びゲート26の一方
を開いてアドレスレジスタ12に格納されているアクセス
アドレスを比較器34へ供給し、これがブロック転送中の
主メモリのアドレスに一致すれば、すなわち、比較器34
の出力が“1"になれば、ゲート36の一方及びゲート38の
一方を開いて主メモリからのアクセスデータをデータレ
ジスタ18へも転送させる。
を開いてアドレスレジスタ12に格納されているアクセス
アドレスを比較器34へ供給し、これがブロック転送中の
主メモリのアドレスに一致すれば、すなわち、比較器34
の出力が“1"になれば、ゲート36の一方及びゲート38の
一方を開いて主メモリからのアクセスデータをデータレ
ジスタ18へも転送させる。
制御回路32は命令実行部との関係で適当な時点でゲート
40の一方を開いて命令実行部へアクセスデータを転送さ
せ、次いでゲート40の他方を開いてデータレジスタ18に
格納されているアクセスデータを命令実行部へ転送させ
る。データレジスタ18内のアクセスデータが命令実行部
へ転送された後は、直ちにゲート22を介して命令実行部
からアドレスレジスタ12次のへアクセスアドレスが転送
され、同様にデータレジスタ20内のアクセスデータが命
令実行部へ転送された後は直ちにゲート22を介して命令
実行部からアドレスレジスタ14へ次のアクセスアドレス
が転送される。
40の一方を開いて命令実行部へアクセスデータを転送さ
せ、次いでゲート40の他方を開いてデータレジスタ18に
格納されているアクセスデータを命令実行部へ転送させ
る。データレジスタ18内のアクセスデータが命令実行部
へ転送された後は、直ちにゲート22を介して命令実行部
からアドレスレジスタ12次のへアクセスアドレスが転送
され、同様にデータレジスタ20内のアクセスデータが命
令実行部へ転送された後は直ちにゲート22を介して命令
実行部からアドレスレジスタ14へ次のアクセスアドレス
が転送される。
このようにして、主メモリからキャッシュメモリ10へブ
ロック転送中に、後続する次のアクセスを完了させるこ
とができる。
ロック転送中に、後続する次のアクセスを完了させるこ
とができる。
第２図は、本実施例を用いた場合のアクセスの様子を示
すタイムチャートであり、第３図はこれと対比して従来
例のアクセスの様子を示すタイムチャートである。
すタイムチャートであり、第３図はこれと対比して従来
例のアクセスの様子を示すタイムチャートである。
マシンサイクル０での、第１のアクセスによるキャッシ
ュミスヒットによって起動されたブロックイン動作（主
メモリからキャッシュメモリへのブロック転送動作）
は、マシンサイクル１から始まりマシンサイクル６まで
続く。
ュミスヒットによって起動されたブロックイン動作（主
メモリからキャッシュメモリへのブロック転送動作）
は、マシンサイクル１から始まりマシンサイクル６まで
続く。
ここで、サイクル１で後続する第２のアクセスがきたと
する。本実施例の場合、第２のアクセスは前記ブロック
イン動作中のマシンサイクル４で完了する。しかし、従
来例では第２のアクセスは前記ブロックインの終了まで
待たなければならないので、マシンサイクル７で第２の
アクセスが完了する。
する。本実施例の場合、第２のアクセスは前記ブロック
イン動作中のマシンサイクル４で完了する。しかし、従
来例では第２のアクセスは前記ブロックインの終了まで
待たなければならないので、マシンサイクル７で第２の
アクセスが完了する。
［発明の効果］ 以上説明したように、本発明に係るデータアクセス装置
によれば、先行するアクセスアドレスと後続するアクセ
スアドレスとがキャッシュメモリ上の同一ブロックに属
するという条件の下で、先行するアクセスアドレスにつ
いてキャッシュミスヒットが生じた場合には、主メモリ
からキャッシュメモリへデータがブロック転送される際
に、両アクセスアドレスのデータがデータレジスタにも
転送されるので、後続するアクセスが早期に行われ、ア
クセスタイムを短縮することができるという優れた効果
を奏する。
によれば、先行するアクセスアドレスと後続するアクセ
スアドレスとがキャッシュメモリ上の同一ブロックに属
するという条件の下で、先行するアクセスアドレスにつ
いてキャッシュミスヒットが生じた場合には、主メモリ
からキャッシュメモリへデータがブロック転送される際
に、両アクセスアドレスのデータがデータレジスタにも
転送されるので、後続するアクセスが早期に行われ、ア
クセスタイムを短縮することができるという優れた効果
を奏する。
このような条件は高確率で生ずるので、かかる効果は大
である。
である。
第１図は本発明の一実施例に係り、キャッシュメモリ及
びその周辺のデータアクセス装置の構成を示すブロック
図、 第２図はこの実施例のアクセスの様子を示すタイムチャ
ート、 第３図は、従来例のアクセスの様子を示すタイムチャー
トである。 図中、 10はキャッシュメモリ 12、14はアドレスレジスタ 16はブロック一致判定回路 18、20はデータレジスタ 22、24、26、36、38、40はゲート 28、34は比較器 30はアンドゲート 32は制御回路
びその周辺のデータアクセス装置の構成を示すブロック
図、 第２図はこの実施例のアクセスの様子を示すタイムチャ
ート、 第３図は、従来例のアクセスの様子を示すタイムチャー
トである。 図中、 10はキャッシュメモリ 12、14はアドレスレジスタ 16はブロック一致判定回路 18、20はデータレジスタ 22、24、26、36、38、40はゲート 28、34は比較器 30はアンドゲート 32は制御回路
フロントページの続き (72)発明者 井實 健治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 福田 正順 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (1)
- 【請求項１】アクセスアドレスが順次書き込まれる第１
及び第２のアドレスレジスタ（12、14）と、 該第１及び第２のアドレスレジスタ（12、14）に格納さ
れている両アクセスアドレスがキャッシュメモリ上の同
一ブロックに属するかどうかを判定するブロック一致判
定手段（16）と、 該第１及び第２のアドレスレジスタ（12、14）に格納さ
れているアクセスアドレスのデータがそれぞれ書き込ま
れる第１及び第２のデータレジスタ（18、20）と、 該アドレスレジスタ（12、14）の一方に格納されている
先行するアクセスアドレスについてキャッシュミスが生
じ、かつ、該ブロック一致判定手段（16）により同一ブ
ロックに属すると判定された場合には、主メモリからキ
ャッシュメモリへデータがブロック転送される際に、該
両アクセスアドレスのデータを該第１及び第２のデータ
レジスタ（18、20）へも転送する制御手段（32）と、 を有することを特徴とするデータアクセス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63139724A JPH0775007B2 (ja) | 1988-06-07 | 1988-06-07 | データアクセス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63139724A JPH0775007B2 (ja) | 1988-06-07 | 1988-06-07 | データアクセス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01307849A JPH01307849A (ja) | 1989-12-12 |
| JPH0775007B2 true JPH0775007B2 (ja) | 1995-08-09 |
Family
ID=15251919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63139724A Expired - Fee Related JPH0775007B2 (ja) | 1988-06-07 | 1988-06-07 | データアクセス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775007B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5040121B2 (ja) * | 2006-02-24 | 2012-10-03 | 日本電気株式会社 | 情報処理装置、キャッシュ制御方法及びプログラム |
-
1988
- 1988-06-07 JP JP63139724A patent/JPH0775007B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01307849A (ja) | 1989-12-12 |
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