JPH01179263A - 遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、テレビジョン信号等の録画再生を行うビデ
オテープレコーダ（以下ＶＴＲと称す）に適用して好適
な遅延回路に関する。

［従来の技術］ 同一のＶ　’ｒ　Ｒ＠使用して記Ｓ′工された磁気テー
プを再生するときには、再生トラッキングのｉｊ４整は
不要である。

しかし、異なるＶＴＲによフて記録された磁気テープを
再生ずるときには、再生トラッキングの調整をする必要
がある場合がある。

特に、規格が統一されたＶＴＲであっても、メーカが異
なったりすると、このトラッキング調整の問題が生ずる
。

そのため、ＶＴＲには通常このトラッキングを外部で調
整できる手段が設けられている。

トラッキング調整手段には第３図に示すような遅延回路
１０が設けられ、ここにおいてトラッキング用の制御信
号が生成されることになる。

同図に示すように、遅延＠路１０ば可変抵抗器ＲＯとコ
ンデンサＣＯが直列接続されており、この可変抵抗ＩＲ
Ｑの値を変えることによって、遅延時間を変化させてい
る。

また、この遅延回路１０にはコンデンサＣＯの電荷を放
電させるための放電回路１１と、コンデンサＣＯが充電
されたことを認識させる充電認識回路１２も備えられて
いる。

放電回路１１はトランジスタＴｒｉと抵抗器Ｒ１゜Ｒ２
で構成きれている。トランジスタＴｒｉのベースにはモ
ノマルチリセット信号ｍが供給され、モノマルチリセッ
ト信号ｍがハイレベルとなったととコンデンサＣＯの電
荷が放電される。

充電認識回路１２ばトランジスタＴｒ２と抵抗器Ｒ３，
Ｒ４，Ｒ５で構成されている。コンデンサＣＯの充電が
完了′・Ｊ゛るとトランジスタ′「ｒ２がオンするため
、このオン状態を検出することによって、コンデンサＣ
Ｏの充電完了を認識できる。

このような構成の遅延回路１０は、第４図Ａに示すよう
に、起動信号ａがロー状態のときモノマルチリセット信
号ｍがハイ状態となり、放電０路１１のトランジスタＴ
ｒｉをオン状態とする。これによってコンデンサＣＯの
電荷は放電される。

このとき充電認識回路１２のトランジスタＴｒ２はオフ
状態であり、トランジスタＴｒ２のコレクタ側に接続さ
れたインバータ１３を介して制御ｆｇ号端子Ｃにはオフ
信号（ハイレベル）が出力される。

次に、起動信号ａがハイ状態に反転すると、モノマルチ
リセット信号ｍがロー状態となり、放電回路１１のトラ
ンジスタＴｒｉをオフ状態とする。

そのため、コンデンサＣＯは第４図Ｂに示すように充電
が開始される。

コンデンサＣＯの充電が完了すると、充電認識回路１２
のトランジスＴｒ２がオン状態となり、第４図Ｃに示す
ように制御端子Ｃにはオン信号が出力きれる。

したがって、可変抵抗￥３ＲＯ及びコンデンサＣＯの時
定数によって設定きれた遅延時間（充電時間）Ｔだけ、
制御信号Ｃは起動信号ａより遅延される。

［発明が解決しようどする問題点］ ところで、上述した構成においては、記録パターンの異
なるＶ　Ｔ　Ｒで録画されたテープを再生する場合、ト
ラッキング調整のために可変抵抗器ＲＯをその都度変更
しなけれＬ’ｆならない問題点があった。

したがって、トラッキング調整の度、ＶＴＲ本体に設け
られているＩ−’−）：ソキング用調整つま、ろを回す
必要があり、そのためにはオペレータは常にＶＴＲ本体
まで近づＪ）・なければならない問題点があった。

そこで、この発明で４５１．−のような従来の問題点を
構成簡単に解決したも）のであって、遠隔操作によって
も、トラッキング調整用の遅延時間を変更することがで
きる９１：う（ごしＡ−遅延回路を提案するものである
。

［問題点を解決Ｖるための技術的手段］上述の問題点を
解決するため、この発明においては、テレビジョン信号
等の録画再生を行なうビデオテープレコーダにおける遅
延回路において、コンデンサ及び抵抗器の時定数より信
号を所定時間遅延させる基準時間遅延回路と、 基準時間遅延回路の遅延時間を基に、外部からのデータ
によって遅延時間を可変する遅延時間調整回路と、 遅延時間調整回路において調整された遅延時間を（８納
する記憶手段と、 起動信号の入力によってカウントを開始するカウント・
回路と、 記憶手段のデータと、上記カウント回路の出力データを
比較し、一致した時にデータ一致信号を出力する比較回
路と、 各回路を駆動制■１するシステム制（卸回路とを具備し
、 外部からのデータによって調整された遅延時間ｌこけ起
動信号より遅延させて制御信号を出力することを特徴と
するものである。

［作　用］ この構成において、遅延時間を変更する場合、起動信号
ａの入力前に、基準時間遅延回路２において予め設定さ
れている時間し１を基に、遅延時間調整回路３において
外部からのデータＴ２によフて遅延時間が可変される。

この外部データＴ２はリモコン等によって速隔時に制御
されることによって設定されたトラッキング調整用のデ
ータである。

外部データＴ２を加味したデータ′ｒＯが記憶億手段４
に格納される。

次に、起動４８号ａが入力されるとカウンタ回路５にお
いてカウントが開始される。

記ｔｆｆ、手段４のデータＴＯとカウンタ回路５の出力
データが比較回路６において比較される。

比較回路６において上述した２つのデータ内容が一致し
た場合、データ一致偲号ｄが出力される。

このデータ一致傷号ｄに基づいて制御（ｌ信号Ｃが出力
される。

その結果、制御信号Ｃは起動信号ａが入力されてから外
部入力によって変更されたデータ］゛０に対応する時間
ＬＯだけ遅延きれて出力される。

したがって、遠隔操作によってトラッキング調整用の遅
延時間を容易に変更することがでさ・る。

［実　施　例］ 続いて、この発明に係る遅延回路の一例をＶＴＲのトラ
ッキング調整回路に適用した場合につき、第１図以下を
参照して詳細に説明する。

第１図はこの発明に係る遅延回路の具体的構成を示す図
である。

図中、１は遅延回路であり、この遅延回路１は基準時間
遅延回路２、遅延時間調整回路３、記憶手段であるレジ
スタ４、カウンタ回路５、比較回路６及びシステム制御
回路７で構成きれている。

基準時間遅延回路２は従来の遅延回路１０どほぼ同じ回
路構成であり、放電回路１１、充電認識回路１２、可変
抵抗器ＲＯ及びコンデンサＣＯで構成されている。

遅延時間調整回路３はアンドゲート３１、力１クントレ
ジスタ３２、加算用レジスタ３３及び加算器３４で構成
されている。

カウンタ回路５はアンドゲート５１とカウントレジスタ
５２を有する。

このような構成の遅延回路１を用い”ｒＶＴＲのトラッ
キング調整を行う場合ついて、第２図のタイミングチャ
ートを参照して以下詳細に説明する。

第２図Ａに示す起動信号ａがシステム制（超回路７に入
力される前（ロー状態のとき）に、基準時間遅延回路２
において、予め設定されている遅延時間上１（以下基準
時間と称す）を測定する。

放電回路１１において、システム制御回路７ｈ・ら供給
される第２図Ｂに示すモノマルチリセット信号ｍが通常
オン状態（ローレベル）であり、トランジスタＴｒｉが
動作するため、コンデンサＣＯの電荷は放電され電荷の
無い状態となっている。

基準時間を測定する場合、まずシステム制御回＋！８７
においてモノマルチリセット信号をオフ状態とし、放電
回路１１のトランジスタＴｒｉをカットオフ状態に制御
用する。

ぞの結果、第２１￥ＩＣに示すようにコンデンサＣＯに
電荷が蓄えられる。

このとき、充電認識回路１２に設けられているトランジ
スタＴｒ２のコレクタ側からは第２図りに示すような充
電完了信号ｅ（ハイレベルの信号）がアンドゲート３１
に供給されている。

アンドゲート３１には充電認識回路１２においてトラン
ジスタＴｒ２がオン状態になるまで（充電完了まで）ハ
イレベル信号が供給される。

充電が完了すると、システム制御回路７及びアンド−ゲ
ート３１に１７−状態の信号ｅが供給きれる。

このように、トランジスタＴｒｉがオンして放電された
の１３、コンテン１ノＣＯの充電が完了するまでの期間
ｔこけ、アンドゲート３１が開かれる。

一方、アンドゲート３１にはカウンタ用クロック端子Ｋ
から一定周期のクロック信号ｋ（第２図Ｅに示す）が供
給される。

システム制御用回路７はコンデンサＣＯの充電開始（モ
ノマルチリセット１８号ｍがロー状態となったとき）と
同時に、レジスタクリア信号ｒ　（第２図Ｆに示す）を
ロー状態にして、カウントレジスタ３２を能動状態にす
る。

その結果、カウントレジスタ３２ではコンデンサＣＯが
充電中、アンドゲート３１からの出力きれたクロック信
号ｋをカウントする。従って第２図Ｇに示すように、レ
ジスタ３２のカウント値Ｔ１から、このカウント値Ｔ１
に対応する基準時間ｔ１を測定することができる。

次に、外部入力端子８、例えばスイッチ８Ａ。

８Ｂから基準時間ｔ１をもとに７ＪＦＪ整するデータＴ
２（第２図Ｈに示す）がシステム回路７に供給される。

このデータＴ２はリモコン等によって遠隔的にも制御で
きるものであって、トラッキング調整用の補助データと
して作用する。外部データＴ２は前原用レジスタ３３に
そのｇＦＩ！１時間ｔ２に対応するデータとして供給さ
れる。

次に、力１クントレジスタ３２に格納されている測定値
Ｔ１と、加算用レジスタ３３のデータＴ２とが加算２３
３４で加算され、その加算データ１”０（第２図Ｉに示
す）が記憶手段であるレジスタ４に格納される。

その後、起動信号ａ（ハイ信号）がシステム制御回路７
に入力されると、システム制御回路７からカウントレジ
スタ５２に第２図Ｊに示すようなレジスタクリア信号ｐ
が供給される。

その結果、カウントレジスタ５２はカウント用クロック
端子Ｋから一定周期で出ノｊされるクロック信号ｋ（第
２図Ｅに示す）とシステム制御回路７から供給されるカ
ウント許可信号Ｓ（第２図Ｊに示す）がアンドゲート５
１に供給され、その出カイ言号であるクロック信−号ｋ
がカウントレジスタ５２でカウントされる。

カウントレジスタ５２のカウント値は比較回路６に供給
され、レジスタ４において格納されているテ゛−り′ｌ
゛０と比中２される。

その結果、データ値が一致すると、比較回路６からは第
２図Ｋに示すようなデータ一致信号ｄがシステム回路７
に供給される。

データ一致信号ｄが供給されると、システム制（卸回路
７では第２図りに示すような制＠信号Ｃを出力する。

すなわち、同じカウンタ用クロックｋを用いて遅延時間
をカウントしているため、レジスタ４に格納されている
カウント値ＴＯとカウントレジスタ５２のカウント値が
一致するということは、換言するとカウント値が一致す
るためにレジスタ４に格納されているデータＴＯに対応
する時間ｔｏだけ制御ｌ＋倍信号の出力が起動信号ａの
入力より遅れるということになる。

したがって、制ｔｉ信号Ｃは起動信号ａが入力されてか
ら、外部入力によって調整された遅延時間ｔこけ遅延さ
れて出力されることになる。

なお、外部スイッチ８Ａ、８Ｂを手動操作することによ
っても、任意のトラッキング調整用外部データＴ２を得
ることができる。

勿論、この外部入力回路８を遠隔操作して加算レジスタ
３３に調整用のデータＴ２を入力することも可能である
。

また、この実施例ではトラッキング調整用にこの発明に
係る遅延回路を用いているが、これに限らず、他の遅延
時間を遠隔的に調整する目的のものに用いることも可能
である。

第２図ト■に示すデータＴ２のタイミングはこの実施例
においてはデータＴ１と同時に加算レジスタ３３に供給
きれているが、これに限らず起動信号ａがハイ状態にな
るまでならばいつでもよい。

また、カウント許可信号Ｓをこの実施例では起動信号ａ
がハイ状態になった時点でハイ状態しているが（第２図
Ｊ参照）、カウント許可信号Ｓは起動信号ａがハイ状態
になるまでにハイ状態になっていればよく、このタイミ
ングに限るものではない。

［発明の効果］ 以上説明したように、この発明はテレビジョン４３号等
の録画再生を行なうビデオテープレコーダにおける遅延
回路において、 コンデンサ及び抵抗器の時定数より信号を所定時間遅延
させる基準時間遅延回路と、 基準時間遅延回路の遅延時間を基に、外部からのデータ
によって遅延時間を可変する遅延時間調整回路と、 遅延時間調整回路において調整された遅延時間を格納す
る記憶手段と、 起動信号の入力によってカウントを開始するカウント回
路と、 記憶手段のデータと、カウント回路の出力データを比較
し、一致した時にデータ一致信号を出力する比較回路と
、 各回路を駆動制御するシステム制御回路とを具備し、 外部からのデータによって調整された遅延時間だけ起動
信号より遅延させて制御信号を出力することを特１敦と
するものである。

この発明の構成によれば、デジタル処理可能な外部入力
回路によって、遅延時間を変更することができるため、
リモートコントロール等の遠隔操作によっても容易に遅
延時間を調整することができる特徴を有する。

従って、この発明に係る遅延回路は上述したようなＶＴ
Ｒなどに適用して極めて好適である。

【図面の簡単な説明】

第１図はこの発明に係る遅延回路の一例を示す系統図、
第２図はこの発明に係る遅延回路のタイミングチャート
、第３図は従来の遅延回路の一例を示す系統図、第４図
は従来の遅延回路のタイミングチャートである。 １・・・遅延回路 ２・・・基準時間遅延回路 ３・・・遅延時間ＦＩｉｌＪ整回路 ４・・・記憶手段 ５・・・カウンタ回路 ６・・・比較回路 ７・・・システム制御回路 ａ・・・起動信号 Ｃ・・・制御信号 ｄ・・・データ一致（Δ号

Claims (1)

【特許請求の範囲】
1. （１）テレビジョン信号等の録画再生を行なうビデオテ
   ープレコーダにおける遅延回路において、コンデンサ及
   び抵抗器の時定数より信号を所定時間遅延させる基準時
   間遅延回路と、 上記基準時間遅延回路の遅延時間を基に、外部からのデ
   ータによって遅延時間を可変する遅延時間調整回路と、 上記遅延時間調整回路において調整された遅延時間を格
   納する記憶手段と、 起動信号の入力によってカウントを開始するカウント回
   路と、 上記記憶手段のデータと、上記カウント回路の出力デー
   タを比較し、一致した時にデータ一致信号を出力する比
   較回路と、 各回路を駆動制御するシステム制御回路とを具備し、 外部からのデータによって調整された遅延時間だけ起動
   信号より遅延させて制御信号を出力することを特徴とす
   る遅延回路。