JPH01179362A - 半導体素子製造方法 - Google Patents
半導体素子製造方法Info
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- JPH01179362A JPH01179362A JP95088A JP95088A JPH01179362A JP H01179362 A JPH01179362 A JP H01179362A JP 95088 A JP95088 A JP 95088A JP 95088 A JP95088 A JP 95088A JP H01179362 A JPH01179362 A JP H01179362A
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- gate electrode
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- etched
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＩＳ型電界効果トランジスタの製造方法に関
するものある。
するものある。
従来のＭＩＳ型電界効果トランジスタは第２図に示すよ
うに、素子領域１７、素子分離領域１０及びゲート電極
１２による多くの段差を有している。図中９はＳｉ基板
、１１はＳｉｎ、膜、１３はソース、１４はドレインで
ある。その−例として、柴田らによるＶＬＳＩテクノロ
ジー入門ｐ 、４９（１９８６，平凡社）がある。今後
、素子全体が微細化されていくと、段差部分において、
ゲート電極や配線が断線する可能性が出てくる。また、
ゲート長が細くなると、ゲート電極の抵抗が高くなり、
素子の動作速度が遅くなる。
うに、素子領域１７、素子分離領域１０及びゲート電極
１２による多くの段差を有している。図中９はＳｉ基板
、１１はＳｉｎ、膜、１３はソース、１４はドレインで
ある。その−例として、柴田らによるＶＬＳＩテクノロ
ジー入門ｐ 、４９（１９８６，平凡社）がある。今後
、素子全体が微細化されていくと、段差部分において、
ゲート電極や配線が断線する可能性が出てくる。また、
ゲート長が細くなると、ゲート電極の抵抗が高くなり、
素子の動作速度が遅くなる。
今後、配線が多層化されると、この傾向は増大する。こ
れを避ける方法は可能な限り、段差を生じさせないこと
である。すなわち、第２図に示す素子分離領域１０やゲ
ート電極１２の表面の高さが素子領域１７の表面のそれ
と同一になるように、素子分離領域１０やゲート電極１
２を埋め込むことにより、段差を小さくできる。また、
ゲート電極材料をメタル化することにより、ゲート長縮
少によるゲート電極の抵抗増加を軽減できる。
れを避ける方法は可能な限り、段差を生じさせないこと
である。すなわち、第２図に示す素子分離領域１０やゲ
ート電極１２の表面の高さが素子領域１７の表面のそれ
と同一になるように、素子分離領域１０やゲート電極１
２を埋め込むことにより、段差を小さくできる。また、
ゲート電極材料をメタル化することにより、ゲート長縮
少によるゲート電極の抵抗増加を軽減できる。
本発明の目的はＭＩＳ型電界効果トランジスタの表面形
状を可能な限り平坦化し、かつゲート電極抵抗を低くす
る方法を提供することにある。
状を可能な限り平坦化し、かつゲート電極抵抗を低くす
る方法を提供することにある。
本発明はＭＩＳ型電界効果トランジスタを製造する工程
において、素子分離領域表面と素子領域表面の高さとが
一定になるように素子分離した後、ゲート電極形状の反
転パターンを用いて、前記素子領域の半導体と前記素子
分離領域の絶縁膜とをゲート電極となる厚さ分だけエツ
チングし、次に前記素子領域の半導体上にゲート絶縁膜
を形成し、ゲート材料を前記ゲート電極の厚さ以上に成
長した後、有機膜をスピンコートし、前記有機膜と前記
ゲート材料が等速でエツチングできる条件の下で、前記
素子領域の半導体と前記素子分離領域の絶縁膜をゲート
電極形状反転パターンでエツチングした領域にのみ前記
ゲート材料を残すようにエツチングした後、前記ゲート
材料上にのみ選択的に金属を堆積し、イオン注入法によ
りソース・ドレイン領域を形成することを特徴とする半
導体素子製造方法である。
において、素子分離領域表面と素子領域表面の高さとが
一定になるように素子分離した後、ゲート電極形状の反
転パターンを用いて、前記素子領域の半導体と前記素子
分離領域の絶縁膜とをゲート電極となる厚さ分だけエツ
チングし、次に前記素子領域の半導体上にゲート絶縁膜
を形成し、ゲート材料を前記ゲート電極の厚さ以上に成
長した後、有機膜をスピンコートし、前記有機膜と前記
ゲート材料が等速でエツチングできる条件の下で、前記
素子領域の半導体と前記素子分離領域の絶縁膜をゲート
電極形状反転パターンでエツチングした領域にのみ前記
ゲート材料を残すようにエツチングした後、前記ゲート
材料上にのみ選択的に金属を堆積し、イオン注入法によ
りソース・ドレイン領域を形成することを特徴とする半
導体素子製造方法である。
以下に、第１図（ａ）〜（ｅ）を参照して本発明の詳細
な説明する。以下の実施例ではメタルをゲート電極とし
たｎチャネルＭＯ３ＦＥＴを例として用いる。
な説明する。以下の実施例ではメタルをゲート電極とし
たｎチャネルＭＯ３ＦＥＴを例として用いる。
第１図（ａ）に示すように、Ｓｉ基板１上に素子領域パ
ターンをフォトレジストを用いて形成し、これをマスク
としてＳｉ基板１を５０００人エツチング除去する。次
に前述の素子領域パターン形成時に、フォトレジストを
用いてエツチングしておいたＳｉＯ□膜２及びＳｉ３Ｎ
、膜３をマスクとして第１図（ｂ）のように熱酸化法に
より１虜のＳｉＯ□膜４を素子分離領域として形成する
。
ターンをフォトレジストを用いて形成し、これをマスク
としてＳｉ基板１を５０００人エツチング除去する。次
に前述の素子領域パターン形成時に、フォトレジストを
用いてエツチングしておいたＳｉＯ□膜２及びＳｉ３Ｎ
、膜３をマスクとして第１図（ｂ）のように熱酸化法に
より１虜のＳｉＯ□膜４を素子分離領域として形成する
。
Ｓｉ３Ｎ４膜３及びＳ ｉ Ｏ，膜２を除去した後、ゲ
ート電極形状の反転パターンをフォトレジストを用いて
形成し、これをマスクとして、Ｓｉ基板１及び５ｉ０２
膜４を２０００人エツチング除去する。フォトレジスト
を除去した後、ゲート絶縁膜として２００人のＳｉＯ２
ｉ５を熱酸化法により形成する。 ゛第１図（ｃ）
において、ゲート電極となる多結晶Ｓｉ膜６をＬＰＣＶ
Ｄ法により３０００人形成し、その上に有機膜７として
フォトレジストをスピンコートする。
ート電極形状の反転パターンをフォトレジストを用いて
形成し、これをマスクとして、Ｓｉ基板１及び５ｉ０２
膜４を２０００人エツチング除去する。フォトレジスト
を除去した後、ゲート絶縁膜として２００人のＳｉＯ２
ｉ５を熱酸化法により形成する。 ゛第１図（ｃ）
において、ゲート電極となる多結晶Ｓｉ膜６をＬＰＣＶ
Ｄ法により３０００人形成し、その上に有機膜７として
フォトレジストをスピンコートする。
その後、フォトレジストを２００℃でＮ２中でベークし
、フォトレジスト表面を平坦化した後、第１図（ｄ）の
ように０２とＣＦ４とのガス雰囲気のドライエツチング
により、有機膜７と多結晶Ｓｉ膜６とを等速度でエッチ
バックする。このドライエッチの終点は、前述のＳｉ基
板１及びＳｉＯ□膜４を２０００人エツチングした凹パ
ターンの中に約１００〜２００人の多結晶Ｓｉ膜６が残
っている時点とする。第１図（ｅ）に示すようにこの凹
パターン中の多結晶Ｓｉ膜膜上上タングステン１６を選
択的に約２０００人堆積する。
、フォトレジスト表面を平坦化した後、第１図（ｄ）の
ように０２とＣＦ４とのガス雰囲気のドライエツチング
により、有機膜７と多結晶Ｓｉ膜６とを等速度でエッチ
バックする。このドライエッチの終点は、前述のＳｉ基
板１及びＳｉＯ□膜４を２０００人エツチングした凹パ
ターンの中に約１００〜２００人の多結晶Ｓｉ膜６が残
っている時点とする。第１図（ｅ）に示すようにこの凹
パターン中の多結晶Ｓｉ膜膜上上タングステン１６を選
択的に約２０００人堆積する。
この選択堆積はコールドウオール型ＬＰＧＶＤ装置中で
ＷＦ、とＨ２ガスとを用いて、基板温度５００’Ｃによ
す達成できる。その後、ヒ素のイオン注入により、ソー
ス１５及びドレイン８を形成する。
ＷＦ、とＨ２ガスとを用いて、基板温度５００’Ｃによ
す達成できる。その後、ヒ素のイオン注入により、ソー
ス１５及びドレイン８を形成する。
ソース１５．ドレイン８及びゲート電極にＡＱ電極を作
成することにより、メタルゲートｎチャネルＭＯ５ＦＥ
Ｔが完成する。以上の実施例は、ｎチャネルＭＯ５ＦＥ
Ｔであったが、ｐチャネルＭＯ３ＦＥＴでも可能である
。
成することにより、メタルゲートｎチャネルＭＯ５ＦＥ
Ｔが完成する。以上の実施例は、ｎチャネルＭＯ５ＦＥ
Ｔであったが、ｐチャネルＭＯ３ＦＥＴでも可能である
。
本発明の利用により、素子が微細化され構造が複雑にな
っても、素子分離領域やゲート電極の表面の高さが素子
領域の表面と同一になり、配線等の断線の可能性は低い
。また、ゲート電極がメタル化されることにより、ゲー
ト電極の抵抗を軽減できる。
っても、素子分離領域やゲート電極の表面の高さが素子
領域の表面と同一になり、配線等の断線の可能性は低い
。また、ゲート電極がメタル化されることにより、ゲー
ト電極の抵抗を軽減できる。
以上のように本発明によるときには素子表面の段差を軽
減したり、ゲート電極の抵抗を低くできるのみならず、
ひいては大規模集積回路の実現に大きく寄与できる効果
を有する。
減したり、ゲート電極の抵抗を低くできるのみならず、
ひいては大規模集積回路の実現に大きく寄与できる効果
を有する。
第１図（ａ）〜（ｅ）は本発明の一実施例の工程を工程
順に示す断面図、第２図は本発明の従来例を示す図であ
る。
順に示す断面図、第２図は本発明の従来例を示す図であ
る。
Claims (1)
- （１）ＭＩＳ型電界効果トランジスタを製造する工程に
おいて、素子分離領域表面と素子領域表面の高さとが一
定になるように素子分離した後、ゲート電極形状の反転
パターンを用いて、前記素子領域の半導体と前記素子分
離領域の絶縁膜とをゲート電極となる厚さ分だけエッチ
ングし、次に前記素子領域の半導体上にゲート絶縁膜を
形成し、ゲート材料を前記ゲート電極の厚さ以上に成長
した後、有機膜をスピンコートし、前記有機膜と前記ゲ
ート材料が等速でエッチングできる条件の下で、前記素
子領域の半導体と前記素子分離領域の絶縁膜をゲート電
極形状反転パターンでエッチングした領域にのみ前記ゲ
ート材料を残すようにエッチングした後、前記ゲート材
料上にのみ選択的に金属を堆積し、イオン注入法により
ソース・ドレイン領域を形成することを特徴とする半導
体素子製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP95088A JPH01179362A (ja) | 1988-01-05 | 1988-01-05 | 半導体素子製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP95088A JPH01179362A (ja) | 1988-01-05 | 1988-01-05 | 半導体素子製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01179362A true JPH01179362A (ja) | 1989-07-17 |
Family
ID=11487957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP95088A Pending JPH01179362A (ja) | 1988-01-05 | 1988-01-05 | 半導体素子製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01179362A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54131882A (en) * | 1978-04-03 | 1979-10-13 | Nec Corp | Semiconductor device and its manufacture |
| JPS6014471A (ja) * | 1983-07-05 | 1985-01-25 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS61102781A (ja) * | 1984-10-26 | 1986-05-21 | Matsushita Electronics Corp | 電界効果トランジスタの製造方法 |
-
1988
- 1988-01-05 JP JP95088A patent/JPH01179362A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54131882A (en) * | 1978-04-03 | 1979-10-13 | Nec Corp | Semiconductor device and its manufacture |
| JPS6014471A (ja) * | 1983-07-05 | 1985-01-25 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS61102781A (ja) * | 1984-10-26 | 1986-05-21 | Matsushita Electronics Corp | 電界効果トランジスタの製造方法 |
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