JPS61102781A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPS61102781A JPS61102781A JP59226364A JP22636484A JPS61102781A JP S61102781 A JPS61102781 A JP S61102781A JP 59226364 A JP59226364 A JP 59226364A JP 22636484 A JP22636484 A JP 22636484A JP S61102781 A JPS61102781 A JP S61102781A
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- JP
- Japan
- Prior art keywords
- field effect
- effect transistor
- groove
- forming
- gate electrode
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/512—Disposition of the gate electrodes, e.g. buried gates
- H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ゲート長の短い絶縁ゲート形電界効果トラン
ジスタ（以下ＭＩＳ）ランジスタと記す）の製作に好適
な電界効果トランジスタの製造方法に関する。
ジスタ（以下ＭＩＳ）ランジスタと記す）の製作に好適
な電界効果トランジスタの製造方法に関する。
従来の技術
ＭＯＳ）ランジスタで代表されるＭＩＳ）ランジスタは
、大規模集積回路（ＬＳＩ）の主たる構成要素であシ、
ＬＳＩの集積度を高めるための取り組みの中で、微細化
される方向にある。ｉ７ｊ、ＭＩＳ）ランジスタラ製作
するための方法も、アルミニウムをゲート電極とする非
自己整合方法にかわり、多結晶シリコン等の扁融点材料
をゲート電極として用い、このゲート電極ヲマスクとし
てドレインならびにソース領域を形成する自己整合（セ
ルフアライメント）方式が主流となっている。
、大規模集積回路（ＬＳＩ）の主たる構成要素であシ、
ＬＳＩの集積度を高めるための取り組みの中で、微細化
される方向にある。ｉ７ｊ、ＭＩＳ）ランジスタラ製作
するための方法も、アルミニウムをゲート電極とする非
自己整合方法にかわり、多結晶シリコン等の扁融点材料
をゲート電極として用い、このゲート電極ヲマスクとし
てドレインならびにソース領域を形成する自己整合（セ
ルフアライメント）方式が主流となっている。
ところで、ＭＩＳ）ランジスタの微細化も、そのゲート
長として１μｍ８度のものが要求さｎるようになると、
上記の自己整合方式をもってしてもこれに対処できなく
なる。
長として１μｍ８度のものが要求さｎるようになると、
上記の自己整合方式をもってしてもこれに対処できなく
なる。
すなわち、ドレインならびにソース領域の横方向への拡
散による実効チャネル長の低下が無視できなくな乙、こ
のような横方向拡散を排除することができる構造として
、ドレインおよびソース領域となる拡散層を形成したの
ち、この拡散層を２分する１％を設け、この舛の内部に
ゲート電極を形成し、躊の底ｉｔチャネル領域とする構
造が挙げらｎる。（例えば、特公昭５２−２３２３０号
）発明が解決しようとする問題点 従来の構造によｎば、ゲート電惨の形成に先だってドレ
インおよびソース領域用の拡散領域が形成さｎるため、
ゲート電極直下への横方向拡散の間ｄＶ′ｉ、生じない
、しかしながら、この構造を得るには、上記のように、
拡散領域の形成が溝の形成に先行するところとなる。こ
の溝の深さの制ａｈ度は、拡散深さの制御精度よりも低
い、したがって、制御精度の低い溝の底面を拡散領域の
＠面と一致させることは容易でなく、ともするとｇ敢明
域が確実に部分されない不都合が生じ、電界効果トラン
ジスタとしての機能が失わｎてしまう。
散による実効チャネル長の低下が無視できなくな乙、こ
のような横方向拡散を排除することができる構造として
、ドレインおよびソース領域となる拡散層を形成したの
ち、この拡散層を２分する１％を設け、この舛の内部に
ゲート電極を形成し、躊の底ｉｔチャネル領域とする構
造が挙げらｎる。（例えば、特公昭５２−２３２３０号
）発明が解決しようとする問題点 従来の構造によｎば、ゲート電惨の形成に先だってドレ
インおよびソース領域用の拡散領域が形成さｎるため、
ゲート電極直下への横方向拡散の間ｄＶ′ｉ、生じない
、しかしながら、この構造を得るには、上記のように、
拡散領域の形成が溝の形成に先行するところとなる。こ
の溝の深さの制ａｈ度は、拡散深さの制御精度よりも低
い、したがって、制御精度の低い溝の底面を拡散領域の
＠面と一致させることは容易でなく、ともするとｇ敢明
域が確実に部分されない不都合が生じ、電界効果トラン
ジスタとしての機能が失わｎてしまう。
なお、この不都合を除くためには、溝の深さを十分に深
くすればよいところであるが、Ｚ１°４を深くすると溝
の幅が広がり、短いゲート長を得ることができなくなる
。さらに、溝を形成する構造では、半導体基板の各所に
段部が形成さｎてしまう。
くすればよいところであるが、Ｚ１°４を深くすると溝
の幅が広がり、短いゲート長を得ることができなくなる
。さらに、溝を形成する構造では、半導体基板の各所に
段部が形成さｎてしまう。
ＬＳＩ、特に、集積度を高めたものでは、作り込まｎた
多くの素子間を相互接続する定めの相互配線層の形成密
度が高く、半導体基板上の段部を避けて相互配線層を配
置することは不可能に近い。
多くの素子間を相互接続する定めの相互配線層の形成密
度が高く、半導体基板上の段部を避けて相互配線層を配
置することは不可能に近い。
すなわち、半導体基板上に形成さｎている段部を越えて
相互配線層が延びるところとなる。ところで、相互配線
層の厚みは、均一であることが望ましいものの、笑原に
は段部において噂くなる傾向にある。このため、従来の
構造には、段部を越えて延びる相互配線層が断線するこ
と、あるいは、断線しないまでも、断線事故の発生する
危険性がある。
相互配線層が延びるところとなる。ところで、相互配線
層の厚みは、均一であることが望ましいものの、笑原に
は段部において噂くなる傾向にある。このため、従来の
構造には、段部を越えて延びる相互配線層が断線するこ
と、あるいは、断線しないまでも、断線事故の発生する
危険性がある。
問題点を解決するための手段
本発明の電界効果トランジスタの製造方法は、半導体基
板主面の電界効果トランジスタ領域に、ドレインおよび
ソース領域形成用の不純物をイオン注入する工程と、同
工程で形成しｔイオン注入層全部分し、深さがアニール
後の拡散層の深さ以上の蒋ヲ形成する工程と、前記イオ
ン注入層中の不純物イオンの活性化を兼ねたアニール処
理を施し、ドレインおよびソース領域を形成する工程と
、前記溝の内面にゲート絶縁膜を形成する工程と、同工
程で形成したゲート絶縁膜上にゲート電極を形成する工
程とからなるものである。
板主面の電界効果トランジスタ領域に、ドレインおよび
ソース領域形成用の不純物をイオン注入する工程と、同
工程で形成しｔイオン注入層全部分し、深さがアニール
後の拡散層の深さ以上の蒋ヲ形成する工程と、前記イオ
ン注入層中の不純物イオンの活性化を兼ねたアニール処
理を施し、ドレインおよびソース領域を形成する工程と
、前記溝の内面にゲート絶縁膜を形成する工程と、同工
程で形成したゲート絶縁膜上にゲート電極を形成する工
程とからなるものである。
作 用
本発明の屯界効果トランジスタの製造方法では、ｍ幅の
設定でゲート長が一義的に定まるばかりでなく、溝の形
成工８を不純物のイオン注入とアニール処理との闇に設
けたため、深さの制御精度が溝のそｎよシも高いアニー
ル処理によシ、溝の底面とドレインおよびソース領域の
前面との相対的な位置関係が定められる。また、ゲート
電唯の形成時にゲート電極材料で溝を埋め、段部を除く
こともできる。
設定でゲート長が一義的に定まるばかりでなく、溝の形
成工８を不純物のイオン注入とアニール処理との闇に設
けたため、深さの制御精度が溝のそｎよシも高いアニー
ル処理によシ、溝の底面とドレインおよびソース領域の
前面との相対的な位置関係が定められる。また、ゲート
電唯の形成時にゲート電極材料で溝を埋め、段部を除く
こともできる。
実施例
以下に図面を参照して本発明の製造方法を詳しく説明す
る。
る。
第１図は、本発明の製造方法により形成したＭＯＳ）ラ
ンジスタの構造を示す断面図であり、Ｐ形のシリコン基
板１のＭＯＳ）ランジスタ形成領域が分離用の酸化膜２
によって分離さ扛、この部分にドレイン領域３およびソ
ース領域４が形成され、さらＫ、こｎらの闇に形成さｎ
た溝の中にゲート酸化膜６と多結晶シリコンゲート電極
６が形成さｎた構造となっている。
ンジスタの構造を示す断面図であり、Ｐ形のシリコン基
板１のＭＯＳ）ランジスタ形成領域が分離用の酸化膜２
によって分離さ扛、この部分にドレイン領域３およびソ
ース領域４が形成され、さらＫ、こｎらの闇に形成さｎ
た溝の中にゲート酸化膜６と多結晶シリコンゲート電極
６が形成さｎた構造となっている。
次に、この構造を得るための製造方法を編２図の製造工
程に沿った断面図にし７ｔがって説明する。
程に沿った断面図にし７ｔがって説明する。
先ず、Ｐ形／リコン基板１に周知の迅択ポ化云を用いて
選択的に約５ｏｏｏ人の厚さをもつ分＾ｊ用の酸化膜２
を形成する０次に、この醒化１漢ヲマスりにしてトラン
ジスタ形成狽域全体にｎ形の不純成する。こののち、た
とえば、六弗化硫黄ガスと四塩化炭素との混合ガスによ
る異方性ドライエツチング処理を癩し、幅が１ ｌｔ
ｍ 、深さが０・４μｍの溝８企形成してイオン注入層
７を部分する。なお、このドライエツチング時のマスク
としてはポジ形しジスＨ−用いるが、このポジ形レジス
トマスクは、後に分離用の酸化膜に配線用の溝を形成す
るときのマスクとして利用することができる。
選択的に約５ｏｏｏ人の厚さをもつ分＾ｊ用の酸化膜２
を形成する０次に、この醒化１漢ヲマスりにしてトラン
ジスタ形成狽域全体にｎ形の不純成する。こののち、た
とえば、六弗化硫黄ガスと四塩化炭素との混合ガスによ
る異方性ドライエツチング処理を癩し、幅が１ ｌｔ
ｍ 、深さが０・４μｍの溝８企形成してイオン注入層
７を部分する。なお、このドライエツチング時のマスク
としてはポジ形しジスＨ−用いるが、このポジ形レジス
トマスクは、後に分離用の酸化膜に配線用の溝を形成す
るときのマスクとして利用することができる。
以上の過程を経て第１図ａで示す形状が得られる。
なお、上６ピの工程で痛し之異方性ドライエツチングに
よってｒＲａの側面と底面には結晶欠陥の多い層ができ
る。この層はＭＯＳ）ランジスタの特性を劣化させる原
因となるものであり取り除くことが好ましく、弗ぽ、硝
ぼおよび水の混合液で溝の内面１１０００人程度エノナ
ングする。このエツチングは、７レオンガスによるドラ
イエツチングであってもよい０次いで、図面には示して
いないが、ドライエツチング時に用い＾ポジ形しジスト
全マスクトシ、バフルオロプロパンガスを用い几ドライ
エツチングにより深さ０．６μｍ９幅１．６μｍの多結
晶シリコン配線用の溝を分離用のば化膜に形成する。こ
の後、窒素ガス中で高温の熱処理を抱すことにより第２
図すに示すように、深さが０．２ミクロン程度のドレイ
ン領域３とソース領域４を形成する。これらの領域が形
成さｎる熱拡散時の溝方向拡散は溝８の側面で阻止さｎ
る０次いで、熱酸化法によって厚さが４６０人程ノナゲ
ート酸化膜６′ｔ−形成する１以上の処理を経ｆ′ｃ生
導体基板の表面全域に周知のＣＶＤ法により厚さが０．
４μｍ、シート抵抗が１５ＵａＨの多結シリコン層９を
堆積し、さらにこの上を約１．２μｍの厚さのボン形レ
ジスト１ｏで被覆する第２図ｄ、このようにしてボン形
レジストで叛った基板表面は、レジストによって平坦化
されている。続いて塩素と四塩化炭素の混合ガスを用い
たドライエツチング処理ヲ捲してレジストと多結晶シリ
コンの双方をエッチバックする。ところで、このエツチ
ングガスによる両者のエツチングレートは１対１である
定め、溝を埋めつくす関係で、多結晶シリコンが残る。
よってｒＲａの側面と底面には結晶欠陥の多い層ができ
る。この層はＭＯＳ）ランジスタの特性を劣化させる原
因となるものであり取り除くことが好ましく、弗ぽ、硝
ぼおよび水の混合液で溝の内面１１０００人程度エノナ
ングする。このエツチングは、７レオンガスによるドラ
イエツチングであってもよい０次いで、図面には示して
いないが、ドライエツチング時に用い＾ポジ形しジスト
全マスクトシ、バフルオロプロパンガスを用い几ドライ
エツチングにより深さ０．６μｍ９幅１．６μｍの多結
晶シリコン配線用の溝を分離用のば化膜に形成する。こ
の後、窒素ガス中で高温の熱処理を抱すことにより第２
図すに示すように、深さが０．２ミクロン程度のドレイ
ン領域３とソース領域４を形成する。これらの領域が形
成さｎる熱拡散時の溝方向拡散は溝８の側面で阻止さｎ
る０次いで、熱酸化法によって厚さが４６０人程ノナゲ
ート酸化膜６′ｔ−形成する１以上の処理を経ｆ′ｃ生
導体基板の表面全域に周知のＣＶＤ法により厚さが０．
４μｍ、シート抵抗が１５ＵａＨの多結シリコン層９を
堆積し、さらにこの上を約１．２μｍの厚さのボン形レ
ジスト１ｏで被覆する第２図ｄ、このようにしてボン形
レジストで叛った基板表面は、レジストによって平坦化
されている。続いて塩素と四塩化炭素の混合ガスを用い
たドライエツチング処理ヲ捲してレジストと多結晶シリ
コンの双方をエッチバックする。ところで、このエツチ
ングガスによる両者のエツチングレートは１対１である
定め、溝を埋めつくす関係で、多結晶シリコンが残る。
以上の製造工程ヲ経ることにより、菓１図で示したＭＯ
Ｓ）ランジスタか形成される。そして、このＭＯＳ）ラ
ンジスタでは溝の底面部分がチャンネル形成領域として
確保されている。
Ｓ）ランジスタか形成される。そして、このＭＯＳ）ラ
ンジスタでは溝の底面部分がチャンネル形成領域として
確保されている。
以上、本発明をｎチャネル形ＭＯ８）ランジスタの製造
方法を例示して説明したが、本発明はＰチャネル形Ｍ
ＯＳ ）ランジスタの製造にも適用することができる。
方法を例示して説明したが、本発明はＰチャネル形Ｍ
ＯＳ ）ランジスタの製造にも適用することができる。
また、ゲート電極物質として金桝を用いることも可能で
あり、ゲートの抵抗を減少させることができる。ただし
、このときにはエッチバック時のドライエツチング用ガ
スの組成を変更する必要がある。なお、上記の実捲例の
ように分離用の酸化膜中に配線用の溝を形成する構造と
した場合には、分離用のば比模下のチャネル防止層（図
示せず）の不純物嬢夏を十分に高くしておく必要がある
。
あり、ゲートの抵抗を減少させることができる。ただし
、このときにはエッチバック時のドライエツチング用ガ
スの組成を変更する必要がある。なお、上記の実捲例の
ように分離用の酸化膜中に配線用の溝を形成する構造と
した場合には、分離用のば比模下のチャネル防止層（図
示せず）の不純物嬢夏を十分に高くしておく必要がある
。
究明の効果
本発明の製造方法によれば、ドレインおよびソース領域
を形成するための不純物拡散時の横方向拡散が溝の側面
で阻止さｎるため、ゲート長が短くなることがなく、設
計値どうりのゲート長をもつＭＩＳトランジスタを製作
することができる。
を形成するための不純物拡散時の横方向拡散が溝の側面
で阻止さｎるため、ゲート長が短くなることがなく、設
計値どうりのゲート長をもつＭＩＳトランジスタを製作
することができる。
したがってゲート長の短いＭｉｓ）ランジスタの製作が
実現さｎる。また、ゲート電極形成時の電極物質のエツ
チングに除して、電極物質とマスク材のエツチングレー
トが１対１となる関係が成立するエツチング処理ｔｍす
ならば、溝の上部を平坦化することができ、相互配線層
の断ａ革故を排除することができる。さらに、短いゲー
ト長を持つＭＩＳトランジスタとは逆にゲート長の艮い
ものを製作する場合には、溝を深くすることにより平面
的な寸法以上のゲート長をうろこともできる。
実現さｎる。また、ゲート電極形成時の電極物質のエツ
チングに除して、電極物質とマスク材のエツチングレー
トが１対１となる関係が成立するエツチング処理ｔｍす
ならば、溝の上部を平坦化することができ、相互配線層
の断ａ革故を排除することができる。さらに、短いゲー
ト長を持つＭＩＳトランジスタとは逆にゲート長の艮い
ものを製作する場合には、溝を深くすることにより平面
的な寸法以上のゲート長をうろこともできる。
第１図は、本発明の製造方法で形成したｈＱｉ ＯＳト
ランジスタの構造を示す断面図、第２図ａ〜Ｇは、本発
明の製造工程に沿って示した断面図でろる・ １・・・・・Ｐ形シリコン基板、２・・・・・・分離用
のば化摸、３・・・・・・ドレイン領域、４・・・・・
・ソース領域、５・・・・・・ゲート酸化膜、６・・・
・・・多結晶７リコンゲート亀陣、７・・・・・・イオ
ン注入層、８・・・・・・溝、９・・・・・多結晶シリ
コン層、１ｏ・・・・・・ポジ形レジスト。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ５ ゲート西良イヒＭｌ ６ り胎
品シ）コンケート先不介第２図 （ａｌ
ランジスタの構造を示す断面図、第２図ａ〜Ｇは、本発
明の製造工程に沿って示した断面図でろる・ １・・・・・Ｐ形シリコン基板、２・・・・・・分離用
のば化摸、３・・・・・・ドレイン領域、４・・・・・
・ソース領域、５・・・・・・ゲート酸化膜、６・・・
・・・多結晶７リコンゲート亀陣、７・・・・・・イオ
ン注入層、８・・・・・・溝、９・・・・・多結晶シリ
コン層、１ｏ・・・・・・ポジ形レジスト。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ５ ゲート西良イヒＭｌ ６ り胎
品シ）コンケート先不介第２図 （ａｌ
Claims (3)
- （１）半導体基板主面の電界効果トランジスタ領域に、
ドレインおよびソース領域形成用の不純物をイオン圧入
する工程、同工程で形成したイオン注入層を二分し、深
さがアニール後の拡散層の深さ以上の溝を形成する工程
、前記イオン注入層中の不純物イオンの活性化を兼ねる
アニール処理を施し、ドレインおよびソース領域を形成
する工程と、前記溝の内面にゲート絶縁膜を形成する工
程と、同工程で形成したゲート絶縁膜上にゲート電極を
形成する工程を具備することを特徴とする電界効果トラ
ンジスタの製造方法。 - （２）ゲート電極の形成が、ゲート電極物質の被着と、
この上部へのレジスト膜の平坦な塗布と、両者のエッチ
ングレートが１対１であるエッチング処理でなされるこ
とを特徴とする特許請求の範囲第１項に記載の電界効果
トランジスタの製造方法。 - （３）溝の形成とアニール処理との間に、等方性ドライ
エッチングで溝の内面をエッチングする処理が施される
ことを特徴とする特許請求の範囲第１項に記載の電界効
果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59226364A JPS61102781A (ja) | 1984-10-26 | 1984-10-26 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59226364A JPS61102781A (ja) | 1984-10-26 | 1984-10-26 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61102781A true JPS61102781A (ja) | 1986-05-21 |
Family
ID=16843982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59226364A Pending JPS61102781A (ja) | 1984-10-26 | 1984-10-26 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61102781A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179362A (ja) * | 1988-01-05 | 1989-07-17 | Nec Corp | 半導体素子製造方法 |
| JPH01179361A (ja) * | 1988-01-05 | 1989-07-17 | Nec Corp | 半導体素子製造方法 |
| JPH04177768A (ja) * | 1990-11-09 | 1992-06-24 | Yamaha Corp | 電界効果トランジスタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5986265A (ja) * | 1982-11-09 | 1984-05-18 | Toshiba Corp | Ｍｏｓ型半導体装置 |
-
1984
- 1984-10-26 JP JP59226364A patent/JPS61102781A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5986265A (ja) * | 1982-11-09 | 1984-05-18 | Toshiba Corp | Ｍｏｓ型半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179362A (ja) * | 1988-01-05 | 1989-07-17 | Nec Corp | 半導体素子製造方法 |
| JPH01179361A (ja) * | 1988-01-05 | 1989-07-17 | Nec Corp | 半導体素子製造方法 |
| JPH04177768A (ja) * | 1990-11-09 | 1992-06-24 | Yamaha Corp | 電界効果トランジスタ |
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