JPH01181133A - ブレークポイント設定装置 - Google Patents
ブレークポイント設定装置Info
- Publication number
- JPH01181133A JPH01181133A JP63005413A JP541388A JPH01181133A JP H01181133 A JPH01181133 A JP H01181133A JP 63005413 A JP63005413 A JP 63005413A JP 541388 A JP541388 A JP 541388A JP H01181133 A JPH01181133 A JP H01181133A
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- JP
- Japan
- Prior art keywords
- address
- breakpoint
- read
- setting device
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ブレークポイント設定装置にかかり、読取
り専用記憶部に格納されたプログラムを中央演算部が実
行中に、あらかじめ指定したアドレスにおいて処理を中
断して、デバッグに制御を移すブレークポイント設定装
置に関するものである。
り専用記憶部に格納されたプログラムを中央演算部が実
行中に、あらかじめ指定したアドレスにおいて処理を中
断して、デバッグに制御を移すブレークポイント設定装
置に関するものである。
第２図は従来のブレークポイント設定装置のハードウェ
ア構成図を示したものである。
ア構成図を示したものである。
図において、（１）はＣＰＵ、（２ａ）はＣＰ Ｕ （
１）が実行するためのプログラムを格納するＲＡＭを示
している。ＣＰ ｔＪ （１）からＲＡ Ｍ （２ａ）
のアドレスを指定し、そのアドレスに格納されたデータ
をデータバス （６）を介してＣＰ Ｕ （１） に
取り込むことにより演算が実行される。
１）が実行するためのプログラムを格納するＲＡＭを示
している。ＣＰ ｔＪ （１）からＲＡ Ｍ （２ａ）
のアドレスを指定し、そのアドレスに格納されたデータ
をデータバス （６）を介してＣＰ Ｕ （１） に
取り込むことにより演算が実行される。
このような従来の装置を用いてデバックを行なおうとす
る場合には、デバックを行なおうとするターゲットソフ
トウェアをあらかじめＲＡ Ｍ （２ａ）にロードする
。
る場合には、デバックを行なおうとするターゲットソフ
トウェアをあらかじめＲＡ Ｍ （２ａ）にロードする
。
次にブレークポイントを設定したいアドレスの命令コー
ドを読み出し、別のワークエリアに格納しそのアドレス
には本来の命令の代りにソフトウェア割込命令を書き込
む。ついでターゲットソフトウェアの実行を開始し、プ
ログラムの実行がブレークポイントに到達するとＣＰ
Ｕ （１）は格納されたソフトウェア割込命令を実行し
、内部割込みを発生させデバッガを起動して制御をりす
。デバッガはブレークポイントアドレスに書かれていた
正規の命令コードをワークエリアから読出し、ソフトウ
ェア割込命令を取り消す。この時点でデバッガはブレー
クが発生した時の状態を有するため、以後ターゲットソ
フトウェアのデバックを行なうことができる。
ドを読み出し、別のワークエリアに格納しそのアドレス
には本来の命令の代りにソフトウェア割込命令を書き込
む。ついでターゲットソフトウェアの実行を開始し、プ
ログラムの実行がブレークポイントに到達するとＣＰ
Ｕ （１）は格納されたソフトウェア割込命令を実行し
、内部割込みを発生させデバッガを起動して制御をりす
。デバッガはブレークポイントアドレスに書かれていた
正規の命令コードをワークエリアから読出し、ソフトウ
ェア割込命令を取り消す。この時点でデバッガはブレー
クが発生した時の状態を有するため、以後ターゲットソ
フトウェアのデバックを行なうことができる。
（発明が解決しようとする課題）
従来のブレークポイント設定装置は以上のように構成さ
れていたため、ターゲットソフトウェアを一部書き換え
る必要があった。そこで必然的にＲＯＭに格納されたプ
ログラムに対してはブレークポイントを設定できないと
いう課題があった。
れていたため、ターゲットソフトウェアを一部書き換え
る必要があった。そこで必然的にＲＯＭに格納されたプ
ログラムに対してはブレークポイントを設定できないと
いう課題があった。
この発明は上記のような課題を解消するためになされた
もので、ＲＯＭに格納されたターゲットソフトウェアに
対してもブレークポイントを設定することのできるブレ
ークポイント設定装置を提供することを目的とする。
もので、ＲＯＭに格納されたターゲットソフトウェアに
対してもブレークポイントを設定することのできるブレ
ークポイント設定装置を提供することを目的とする。
（課題を解決するための手段）
この発明に係るブレークポイント設定装置は、ＲＯＭに
格納されたターゲットソフトウェアのデバックのための
ブレークポイントを設定するブレークポイントの設定装
置において、あらかじめ設定した前記ＲＯＭの特定のア
ドレスをブレークポイントとして格納し、ＣＰＵの前記
ＲＯＭに対するアクセスアドレスがこの格納されたアド
レスと一致した時有意信号を出力するアドレス比較演算
回路と、デバックのためのソフトウェア割込命令コード
を格納したラッチ回路と、前記ＲＯＭからの出力データ
を前記アドレス比較回路の出力に応じて前記ＣＰＵに伝
達するゲート回路とを設け、前記有意信号発生時には前
記ゲート回路をオフし、前記ＲＯＭからの出力データを
遮断し、前記ラッチ回路に格納されたソフトウェア割込
命令コードを前記ＣＰＵに伝達するようにしたものであ
る。
格納されたターゲットソフトウェアのデバックのための
ブレークポイントを設定するブレークポイントの設定装
置において、あらかじめ設定した前記ＲＯＭの特定のア
ドレスをブレークポイントとして格納し、ＣＰＵの前記
ＲＯＭに対するアクセスアドレスがこの格納されたアド
レスと一致した時有意信号を出力するアドレス比較演算
回路と、デバックのためのソフトウェア割込命令コード
を格納したラッチ回路と、前記ＲＯＭからの出力データ
を前記アドレス比較回路の出力に応じて前記ＣＰＵに伝
達するゲート回路とを設け、前記有意信号発生時には前
記ゲート回路をオフし、前記ＲＯＭからの出力データを
遮断し、前記ラッチ回路に格納されたソフトウェア割込
命令コードを前記ＣＰＵに伝達するようにしたものであ
る。
（作用）
この発明では、アドレス比較演算回路の出力に応じてＲ
ＯＭからのデータ出力を制御し、指定したアドレスとＣ
ＰＵからのアドレスとが等しくなった時にＲＯＭからの
データ出力の代りにラッチ回路からのソフトウェア割込
命令をＣＰＵに読み込むようにしている。
ＯＭからのデータ出力を制御し、指定したアドレスとＣ
ＰＵからのアドレスとが等しくなった時にＲＯＭからの
データ出力の代りにラッチ回路からのソフトウェア割込
命令をＣＰＵに読み込むようにしている。
（実施例）
以下この発明の一実施例を図に基づいて説明する。第１
図はこの発明の一実施例を示すハードウェア構成図であ
る。図において、（１）はＣＰＵ、 （２）はターゲッ
トソフトウェアを格納するＲＯＭ、 （３）はアドレス
比較演算回路で、あらかじめ設定されたアドレスとＣＰ
Ｕ （１）がＲＯＭ（２）からデータを読み出そうと
した時のアドレスとを比較し一致した時のみ出力を有意
とする。また（４）はソフトウェア割込命令をラッチし
た回路で、アドレス比較演算回路 （３）の出力によっ
て制御され、その出力が有意であればデータバス （６
）上にソウトウエア割込命令のコードを出力し、無意で
あればスリー・ステートを保つ。 （５）はゲート回路
であって、アドレス比較演算回路 （３）の出力によっ
て制御されており、その出力が無意であれば回路をオン
し、有意であればゲートをオフしてスリー・ステートを
保持する。
図はこの発明の一実施例を示すハードウェア構成図であ
る。図において、（１）はＣＰＵ、 （２）はターゲッ
トソフトウェアを格納するＲＯＭ、 （３）はアドレス
比較演算回路で、あらかじめ設定されたアドレスとＣＰ
Ｕ （１）がＲＯＭ（２）からデータを読み出そうと
した時のアドレスとを比較し一致した時のみ出力を有意
とする。また（４）はソフトウェア割込命令をラッチし
た回路で、アドレス比較演算回路 （３）の出力によっ
て制御され、その出力が有意であればデータバス （６
）上にソウトウエア割込命令のコードを出力し、無意で
あればスリー・ステートを保つ。 （５）はゲート回路
であって、アドレス比較演算回路 （３）の出力によっ
て制御されており、その出力が無意であれば回路をオン
し、有意であればゲートをオフしてスリー・ステートを
保持する。
ブレークポイントを設定したいアドレスをあらかじめア
ドレス比較演算回路 （３）に設定し、ＲＯＭ（２）内
のターゲットソフトウェアを実行する。
ドレス比較演算回路 （３）に設定し、ＲＯＭ（２）内
のターゲットソフトウェアを実行する。
ＣＰ Ｕ （１）は、ＲＯＭ（２）から命令を読出し順
次実行していく。プログラムの実行中にＣＰＵ（１）が
ブレークポイントを設定したアドレスからＲＯＭ（２）
内の命令を読み出そうとすると、アドレス比較演算回路
（３）がアドレスの一致を検出し、出力を無意から有
意にかえる。
次実行していく。プログラムの実行中にＣＰＵ（１）が
ブレークポイントを設定したアドレスからＲＯＭ（２）
内の命令を読み出そうとすると、アドレス比較演算回路
（３）がアドレスの一致を検出し、出力を無意から有
意にかえる。
すると、ゲート回路 （５）がオフとなり、ソフトウェ
ア割込命令をラッチするラッチ回路（４）がイネーブル
となる。つまりＲＯＭ（２）からのデータ出力がゲート
回路 （５）によって遮断され代りにラッチ回路（４）
からソフトウェア割込命令がデータバス （６）上に出
力される。ＣＰ Ｕ （１）は、ブレークポイントを設
定したアドレスの命令をＲＯＭ（２）内の本来の命令で
はなくソフトウェア割込命令として読み込み処理を行な
う。ＣＰＵ（１）はソフトウェア割込命令を実行し、内
部割込みを発生させ、デバッガを起動し制御を移す。起
動されたデバッガはブレーク発生時点の情報を知ること
ができる。
ア割込命令をラッチするラッチ回路（４）がイネーブル
となる。つまりＲＯＭ（２）からのデータ出力がゲート
回路 （５）によって遮断され代りにラッチ回路（４）
からソフトウェア割込命令がデータバス （６）上に出
力される。ＣＰ Ｕ （１）は、ブレークポイントを設
定したアドレスの命令をＲＯＭ（２）内の本来の命令で
はなくソフトウェア割込命令として読み込み処理を行な
う。ＣＰＵ（１）はソフトウェア割込命令を実行し、内
部割込みを発生させ、デバッガを起動し制御を移す。起
動されたデバッガはブレーク発生時点の情報を知ること
ができる。
（発明の効果）
以上のようにこの発明によれば、アドレス比較演算回路
の出力を用いて該当するアドレスの本来の命令の代りに
ソフトウェア割込命令をＣＰＵに取り込ませるようにし
ているため、ＲＯＭに格納されたソフトウェアをデバッ
クする際にもブレークポイントを設定することができる
という効果がある。
の出力を用いて該当するアドレスの本来の命令の代りに
ソフトウェア割込命令をＣＰＵに取り込ませるようにし
ているため、ＲＯＭに格納されたソフトウェアをデバッ
クする際にもブレークポイントを設定することができる
という効果がある。
第１図はこの発明の一実施例によるハードウェア構成図
、第２図は従来のハードウェア構成図である。 （１）はＣＰＵ。 （２）はターゲットソフトウェアを格納するＲＯＭ。 （３）はアドレス比較演算回路、 （４）はソフトウェア割込命令のラッチ回路、（５）は
データ出力を制御するゲート回路、（６）はデータバス
。 なお、図中、同一符号は同−又は相当部分を示す。 代理人 大 岩 増 雄
、第２図は従来のハードウェア構成図である。 （１）はＣＰＵ。 （２）はターゲットソフトウェアを格納するＲＯＭ。 （３）はアドレス比較演算回路、 （４）はソフトウェア割込命令のラッチ回路、（５）は
データ出力を制御するゲート回路、（６）はデータバス
。 なお、図中、同一符号は同−又は相当部分を示す。 代理人 大 岩 増 雄
Claims (1)
- 読取り専用記憶部に格納されたターゲットソフトウェア
のデバックのためのブレークポイントを設定するブレー
クポイント設定装置において、予め設定した前記読取り
専用記憶部の特定アドレスをブレークポイントとして格
納し中央演算部の前記読取り専用記憶部に対するアクセ
スアドレスがこの格納されたアドレスと一致した時有意
信号を出力するアドレス比較演算回路と、デバックのた
めのソフトウェア割込命令コードを格納したラッチ回路
と、前記読取り専用記憶部から出力データを前記アドレ
ス比較回路の出力に応じて前記中央演算部に伝達するゲ
ート回路とを設け、前記有意信号発生時には前記ゲート
回路をオフし前記読取り専用記憶部からの出力データを
遮断し、前記ラッチ回路に格納されたソフトウェア割込
命令コードを前記中央演算部に伝達することを特徴とす
るブレークポイント設定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63005413A JPH01181133A (ja) | 1988-01-13 | 1988-01-13 | ブレークポイント設定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63005413A JPH01181133A (ja) | 1988-01-13 | 1988-01-13 | ブレークポイント設定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01181133A true JPH01181133A (ja) | 1989-07-19 |
Family
ID=11610460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63005413A Pending JPH01181133A (ja) | 1988-01-13 | 1988-01-13 | ブレークポイント設定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01181133A (ja) |
-
1988
- 1988-01-13 JP JP63005413A patent/JPH01181133A/ja active Pending
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