JPH01181472A

JPH01181472A - 絶縁ゲート型半導体装置の製造方法

Info

Publication number: JPH01181472A
Application number: JP296788A
Authority: JP
Inventors: Tetsuo Izawa; 哲夫伊澤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-01-08
Filing date: 1988-01-08
Publication date: 1989-07-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】口既要コソース・ドレイン層を低抵抗化する絶縁ゲート型電界効
果トランジスタの製造方法の改善に関し、結晶欠陥を誘
起したり、相互に短絡するなどの問題をなくして形成す
ることを目的とし、素子形成領域上に金属層、金属シリ
サイド層または半導体層からなる導電層を被着しくある
いは、電荷のトンネル可能なトンネル絶縁膜を介して導
電層を被着し）、更に、該導電層上に保護層を被覆する
工程、次いで、前記保護層および導電層におけるゲート電極形
成部分を窓あけして、該窓部を含む表面にゲート絶縁膜
を被着する工程、次いで、前記ゲート電極形成部分にゲ
ート電極を埋め、露出した前記ゲート絶縁膜および保護
層を除去する工程、次いで、露出した前記導電層を透過
させて不純物イオンを注入して、ソース層およびドレイ
ン層を形成する工程が含まれてなることを特徴とする。

［産業上の利用分野］本発明は絶縁ゲート型半導体装置（絶縁ゲート型電界効
果トランジスタ）の製造方法、特に、ソース・ドレイン
層を低抵抗化する製造方法の改善に関する。

絶縁ゲート型電界効果トランジスタ（ＭＯＳトランジス
タ）から構成される半導体集積回路（ＩＣ）は益々高密
度化、高集積化され、それに伴って不純物拡散層も微細
化されてきたが、その拡散層の微細化は抵抗の増大をき
たし、現在、その抵抗の低減が大きな検討課題になって
いる。

［従来の技術と発明が解決しようとする問題点コ最近、
ＭＯ３）ランジスタはＩＣの高集積化と共に微細化され
、且つ、短チヤネル化による問題点もソース・ドレイン
の拡散層を極力浅く形成する方法によって次第に軽減さ
れてきた。このソース・ドレインを浅く形成する方法は
しきい値電圧が低下させずに保持でき、且つ、パンチス
ルー耐圧を高める効果のある方法である。

しかし、一方、拡散層を浅く形成することは拡散層の高
抵抗化が回避できず、その浅い拡散層を低抵抗化するた
めの方策として、金属層あるいは金属シリサイド層を不
純物拡散層に重ね合わせて形成した積層構造が採られる
ようになってきた。

第３図はその金属層あるいは金属シリサイド層を積層し
て拡散層を低抵抗化したＭＯ３）ランジスタの断面図を
示しており、図中のｌはｐ型シリコン基板、２はゲート
絶縁膜、３はゲート電極、４は絶縁膜、５はｎ型ソース
層、６はｎ型ドレイン層であるが、ｎ型ソース層５およ
びｎ型ドレイン層６にそれぞれタングステンシリサイド
層７．８を積層しており、この積層構造によって拡散層
は低抵抗化できる。尚、積層材料としてはタングステン
（Ｗ）の他、モリブデン（ＭＯ）などの他の金属、ある
いは、チタンシリサイド（ＴｉＳｉｘ　）層などの金属
シリサイドが用いられる。

次に、その積層構造の従来の形成方法の例を説明すると
、第４図（ａ）〜（ｅ）は拡散層にチタンシリサイド（
ＴｉＳｉｘ　）層を積層する形成方法（Ｉ）の工程順断
面図を示している。

第４図（ａ）参照；まず、ｐ型シリコン基板１）にチャ
ネルカット層１２を設け、その上に公知のＬＯＣＯ３法
によってフィールド絶縁膜１３を形成し、ゲート絶縁膜
１４を介してゲート電極１５を形成し、側壁絶縁膜１６
（サイドウオール）を被覆した後、砒素イオンを注入し
、熱処理（アニール）してｎ型ソース層１７およびドレ
イン層１８　（いずれも膜厚２０００人程度）を形成す
る。

第４図（ｂ）参照；次いで、スパッタ法によりチタン（
Ｔｉ）膜１９　（膜厚５００人前後）を被着した後、温
度５００〜６００℃において熱処理をおこなう。そうす
ると、Ｔｉ膜１９とソース層１７．ドレイン層１８とが
反応してＴｉＳｉｘ膜２０が形成されるが、その際、フ
ィールド絶縁膜１３や側壁絶縁膜１６上などのシリコン
と接していない部分のＴｉ膜１９はそのまま残る。

第４図［Ｃ）参照；次いで、そのＴｉ膜１９を王水など
のウェットエツチング液でエツチング除去する。

そうすると、ＴｉＳｉｘ膜２０のみｎ型ソース層１７お
よびドレイン層１８上に残存させることができる。かく
して、ソース・ドレイン拡散層にＴｉＳｉｘ層を積層し
た構造が得られる。

ところが、このような金属シリサイド層を拡散層に積層
する形成方法では、シリサイド化のための高温熱処理を
おこなう　（ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ
Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ、　ＥＤ−２９＋　
ｐ、５３１　（１９８２）およびＴｅｃｈｎｉｃａｌ　
Ｄｉｇｅｓｔ　ｏｆ　ＩＥＤＭ、　ｐ、７１４　（１９
８２）参照）ことが必要になり、その際に内部に応力が
発生し、その応力によって結晶欠陥が誘起されると云う
欠点がある。また、シリサイド化が全面均一には進まず
、スパイク状になって拡散層を突き破ってデバイスを破
壊する恐れがある。また、その他のシリサイド化の方法
として、熱処理の代わりにイオンミキシングをおこなっ
てシリサイド化する（Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓ
ｔ　ｏｆ　ＩＥＤＭ、　ｐ、５５６（１９８２）参照）
方法も提案されているが、同様に結晶欠陥が誘起される
と云う欠点は避けられない。

次に、第５図（ａ）、　（ｂ）は拡散層にタングステン
層を積層する形成方法（ＩＩ）の工程順断面図を示して
いる。

第５図（ａ）参照；従来と同様に、ｐ型シリコン基板１
）のチャネルカット層１２上にｔｏｃｏｓ法によってフ
ィールド絶縁膜１３を形成し、ゲート絶縁膜１４を介し
てゲート電極１５を形成し、側壁絶縁膜１６を被覆した
後、砒素イオンを注入し、熱処理してｎ型ソース層１７
およびドレイン層１８を形成する。

第５図（ｂ）参照：次いで、選択化学気相成長（選択Ｃ
ＶＤ）法により六弗化タングステン（ＷＦ６）を反応ガ
スとしてシリコン層（ソース層１７およびドレイン層１
８）上のみにタングステンＮ２１（膜厚１０００人程度
）を選択的に被着させる。

この選択ＣＶＤ法（ＲＣＡ　Ｒｅｖｉｅｗ　Ｊｕｎｅ　
１９７０．　ｐ。

３０６およびＴｈｅ１５ｔｈ　Ｃｏｎｆｅｒｅｎｃｅ　
ｏｎ　５ｏｌｉｄ　５ｔａｔｅＤｅｖｉｃｅｓ　ａｎｄ
　Ｍａｔｅｒｉａｌ、Ｔｏｋｙｏ、　ｐ、２２５　（１
９８３）参照）によって金属層を被着する方法は、基板
を比較的に低温度（３００〜４００℃程度）に保持でき
て、そのために欠陥の誘起が少ない。しかし、この金属
層の積層方法は側壁絶縁膜１６を設けたＬＤＤ型構造に
限られると云う限定があり、その他の方法の構造では、
ゲート電極が露出するためにゲート電極とソース層・ド
レイン層とが短絡する恐れがあり、汎用的な形成方法で
はない。なお、この選択成長法でなくて、通常のＣＶＤ
法で金属層を被着する方法でも同様である。

本発明は上記したような結晶欠陥を誘起したり、相互に
短絡するなどの問題をなくすることを目的としたソース
・ドレイン拡散層の金属層積層構造の形成方法を提案す
るものである。

「問題点を解決するための手段〕その目的は、素子形成領域上に金属層、金属シリサイド
層または半導体層からなる導電層を被着しくあるいは、
電荷のトンネル可能なトンネル絶縁膜を介して導電層を
被着し）、更に、該導電層上に保護層を被覆する工程、
次いで、前記保護層および導電層におけるゲート電極形
成部分を窓あけして、該窓部を含む表面にゲート絶縁膜
を被着する工程、次いで、前記ゲート電極形成部分にゲ
ート電極を埋め、露出した前記ゲート絶縁膜および保護
層を除去する工程、次いで、露出した前記導電層を透過させて不純物イオン
を注入して、ソース層およびドレイン層を形成する工程
が含まれる製造方法によって達成される。

［作用］゛即ち、本発明は、ソース・ドレインの拡散層に積層する
金属シリサイド層（または金属層、半導体層）からなる
導電層を最初に被着し、次に、ゲート絶縁膜およびゲー
ト電極を形成する。そして、最後に、ソース・ドレイン
の拡散層をイオン注入によって形成する。そうすれば、
高温熱処理の必要がなく、そのため、欠陥の誘起が少な
（、且つ、ゲート電極と積層する導電層との短絡の恐れ
もなく形成することができる。

［実施例］以下、図面を参照して実施例によって詳細に説明する。

第１図（ａ）〜（ｆｌは本発明にかかる形成方法の工程
順断面図である。順を追って説明すると、第１図ｆａ）
参照；、従来と同様に、ｐ型シリコン基板ｌｌ上にチャ
ネルカット層１２を設け、その上にフィールド絶縁膜１
３を形成した後、ＣＶＤ法によってタングステンシリサ
イド層３１（膜厚５００人；導電層）を被着し、リソグ
ラフィ技術によりパターンニングして素子形成領域上の
みにタングステンシリサイド層３１を残す。ここに、素
子形成領域とはフィールド絶縁膜１３を除く領域のこと
である。

なお、このタングステンシリサイド層３１は上記した選
択ＣＶＤ法により素子形成領域上のみに被着することも
できる。

第１図（ｂ）参照；次いで、全面にＣＶＤ法によっテＳ
　ｉ　Ｏ２膜３２（膜厚０．５μｎ；保護膜）を被着す
る。

第１図（Ｃ）参照；次いで、リソグラフィ技術によリパ
ターンニングして５ｉ０２膜３２およびタングステンシ
リサイド層３１のゲート電極形成部分を窓あけし、窓部
３３（幅０．６μｍ程度）を形成する。窓あけするため
のエツチングには弗素（Ｆ）系のガスを用いたりアクテ
ィブイオンエツチング（ＲＩＥ）をおこなう。

第１図（ｄ）参照；次いで、その窓部３３を含む全面に
ＣＶＤ法によって５ｉ０２膜３４（膜厚１００〜２００
人；デー１絶縁膜となる）を被着する。

第１図（ｅ）参照：次いで、上面から導電性の多結晶シ
リコン膜３５（膜厚０．６μｍ以上）をＣＶＤ法によっ
て被着して窓部３３を埋め、次に、この多結晶シリコン
膜３５をＲＩＥ法でエツチングバックして、窓部内にの
み多結晶シリコン膜３５を残存させてゲート電極とする
。エツチングガスは六弗化硫黄（ＳＦ６　）＋モノクロ
ロペンタフロロエタン（Ｃ２ＣＩＦ５）または臭素（Ｂ
ｒ２　）十水素（Ｈ２）を用いる。

第１図（ｆ）参照；次いで、５ｉ０２膜３５を弗素系ガ
スを用いたＲＩＥ法でエツチングバックして除去し、多
結晶シリコン膜３５およびタングステンシリサイド層３
１を露出させ、次に、多結晶シリコン膜３５およびフィ
ールド絶縁膜１３をマスクにし、柱状のタングステン層
３１を透過させて、素子形成領域に砒素イオンを注入し
てｎ型のソース層３６およびドレイン層３７を形、成す
る。

このようにして形成すれば、従来と同様にソース・ドレ
イン層をセルファライン（自己整合）で形成できて、欠
陥の誘起が少なくなる。且つ、ゲート電極とタングステ
ンシリサイド層との短絡の恐れもなく、低抵抗な積層構
造のり−スおよびドレインを形成することができる。な
お、この実施例において、タングステン層の代わりに他
の金属層または半導体層を用いることは差支えない。

次に、第２図（ａ）、　（ｂ）は本発明にかかる他の形
成方法の工程断面図を示している。即ち、第１図によっ
て説明した形成方法はタングステンシリサイド層をシリ
コン基板に密着させた積層構造の形成方法であるが、導
電層として金属タングステン膜を用い、タングステン層
とシリコン基板との化学反応を更に抑制するために、ト
ンネル絶縁膜をタングステン層とシリコン基板との間に
介在させた実施例を第２図に示している。

その形成工程は第１図で説明した実施例と同様であるが
、第２図（ａ）に示しているように、第１図（ａｌの工
程において、タングステン層４０を被着する前に素子形
成領域にトンネル絶縁膜４１を形成し、これを介してタ
ングステン層４０を被着する。このトンネル絶縁膜４１
は膜厚が多少不純物が浸み出す程度の薄い膜厚、即ち、
５０Å以下の膜厚の５ｉ０２膜で、これは８００℃、　
２０分程度の熱処理によって形成される。

以降は第１図で説明した工程と同様にして形成するが、
次の第２図（ｂ）は第１図（ｆ）に相当する工程断面図
を図示しており、これらの図中の記号は第１図中の部材
の記号と同一である。

このようなトンネル絶縁膜４１はタングステン層とシリ
コン基板との反応を抑制し、且つ、トランジスタ動作時
には金属層と拡散層とを電気的に接続して、電荷の出入
が可能になる絶縁膜である。

なお、この実施例においても、タングステン層の代わり
に導電性多結晶シリコン層などの半導体層やその他の金
属層を用いても良い。この第２図に示す実施例のように
、トンネル絶縁膜を介すれば、−層高品質なＭＯ３＋−
ランジスタが形成できるものである。

［発明の効果］以上の説明から明らかなように、本発明は金属層や半導
体層を積層してソース・ドレインを低抵抗化する絶縁ゲ
ート型半導体装置（ＭＯＳ）ランジスタ）の製造方法で
あって、従来と同様にセルファラインで形成できて、シ
リコン基板との反応が抑制される等の効果があり、半導
体装置の品質向上に大きく役立つものである。

【図面の簡単な説明】第１図（ａ）〜（ｆ）は本発明にかかる形成方法の工程
順断面図、第２図（ａｌ、　（ｂ）は本発明にかかる他の形成方法
の工程順断面図、第３図はＭＯ３Ｉ−ランジスタの断面図、第４図（ａ）
〜（Ｃ）は従来の形成方法（Ｉ）の工程順断面図、第５図（ａＬ　（ｂｌは従来の形成方法（ＩＩ）の工程
順断面図である。図において、１．１）はｐ型シリコン基板、２．１４はゲート絶縁膜、３．１５はゲート電極、５、１７．３６はソース層、６、１８．３７はドレイン層、７．８．ｆｉ、３１はタングステンシリサイド層、１２
はチャネルカット層、１３はフィールド絶縁膜、３２は５ｉ０２膜（保護膜）、３３は窓部、３４は５ｉ０２膜（ゲート絶縁膜となる）、３５は多結
晶シリコン膜（ゲート電極となる）、４０はタングステ
ン層、４１はトンネル絶縁膜第　１　図　（ン＾１）第１図（千／＋２）本ｉこ明にな・訃ｊに角形へ“γ５乏４エネｆ逮ケｌｉ
図第２図ＭＯ５Ｌう＞ジ°スフ−よ午Ｉｉ］１フ第３図ｑＵミめη５〆＼゛方３ゑ（！トＩネ呈ｐｊＩケ面バ２
第４図ｆｉ米ｎｆｆ１八Ｘ’Ｊ　（Ｉ）ｓ　ｒＨ’１）　＃Ｉ
ＹＱＩ’ｍ第５図

Claims

【特許請求の範囲】

（１）素子形成領域上に金属層、金属シリサイド層また
は半導体層からなる導電層を被着し、更に、該導電層上
に保護層を被覆する工程、次いで、前記保護層および導電層におけるゲート電極形
成部分を窓あけして、該窓部を含む表面にゲート絶縁膜
を被着する工程、次いで、前記ゲート電極形成部分にゲート電極を埋め、
露出した前記ゲート絶縁膜および保護層を除去する工程
、次いで、露出した前記導電層を透過させて不純物イオン
を注入して、ソース層およびドレイン層を形成する工程
が含まれてなることを特徴とする絶縁ゲート型半導体装
置の製造方法。
（２）上記金属層あるいは半導体層からなる導電層は電
荷のトンネル可能なトンネル絶縁膜を介して素子形成領
域上に被着することを特徴とする特許請求の範囲第１項
記載の絶縁ゲート型半導体装置の製造方法。