JPH01181532A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01181532A JPH01181532A JP63003055A JP305588A JPH01181532A JP H01181532 A JPH01181532 A JP H01181532A JP 63003055 A JP63003055 A JP 63003055A JP 305588 A JP305588 A JP 305588A JP H01181532 A JPH01181532 A JP H01181532A
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- JP
- Japan
- Prior art keywords
- etching
- mask
- substrate
- dry etching
- depths
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/69—Etching of wafers, substrates or parts of devices using masks for semiconductor materials
- H10P50/691—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials
- H10P50/693—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials characterised by their size, orientation, disposition, behaviour or shape, in horizontal or vertical plane
- H10P50/694—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials characterised by their size, orientation, disposition, behaviour or shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks or redeposited masks
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、より詳しくは、
基体上に深さの異なる溝を同時に設けることが可能な半
導体装置の製造方法に関する。
基体上に深さの異なる溝を同時に設けることが可能な半
導体装置の製造方法に関する。
（従来の技術）
従来、半導体装置の製造方法においては湿式エツチング
が主流であったが、種々の問題点、例えば半導体クエハ
ーの面方位により順メサになったり逆メサになったりす
るような面方位依存性などの問題点を持つために湿式エ
ツチングに代わってドライエツチングが現在主流になろ
うとしている。但し、このドライエツチングにおいても
１回のエツチングにより形成出来る溝の深さは、マスク
の材料と半導体基板とのエツチング速度の相対値により
決まってしまう。第８図に、従来のドライエツチングに
よる溝の形成法を示、す。図中、１は基体、２はマスク
材料である。この基体１をドライエツチング装置に装着
してエツチングを行なうと、マスク材料２と基体１とめ
エツチング速度の相対比によりエツチング溝の深さが決
まる。通常はこの比をおよそ１：１０（マスク材二基体
）にして溝の深さを深くする訳である。エツチング後の
状態を第９図に示す。基体１の溝４Ａ及び４Ｂの深さは
同じ位で大体３μ程度とすると、マスク材料２も大体０
．３１ｕｍ程度エツチングされて３のようになる。以上
のような理由のためにエツチングに際しては、基体１の
中で最も深い溝に合わせてエツチングするか、何回かに
エツチングをわけて溝の深さを変えなければならなかっ
た。つまり、多数の深さの異なる溝を同時にエツチング
により形成することが出来ないという欠点があった。
が主流であったが、種々の問題点、例えば半導体クエハ
ーの面方位により順メサになったり逆メサになったりす
るような面方位依存性などの問題点を持つために湿式エ
ツチングに代わってドライエツチングが現在主流になろ
うとしている。但し、このドライエツチングにおいても
１回のエツチングにより形成出来る溝の深さは、マスク
の材料と半導体基板とのエツチング速度の相対値により
決まってしまう。第８図に、従来のドライエツチングに
よる溝の形成法を示、す。図中、１は基体、２はマスク
材料である。この基体１をドライエツチング装置に装着
してエツチングを行なうと、マスク材料２と基体１とめ
エツチング速度の相対比によりエツチング溝の深さが決
まる。通常はこの比をおよそ１：１０（マスク材二基体
）にして溝の深さを深くする訳である。エツチング後の
状態を第９図に示す。基体１の溝４Ａ及び４Ｂの深さは
同じ位で大体３μ程度とすると、マスク材料２も大体０
．３１ｕｍ程度エツチングされて３のようになる。以上
のような理由のためにエツチングに際しては、基体１の
中で最も深い溝に合わせてエツチングするか、何回かに
エツチングをわけて溝の深さを変えなければならなかっ
た。つまり、多数の深さの異なる溝を同時にエツチング
により形成することが出来ないという欠点があった。
（発明が解決しようとする問題点）
本発明は、上記従来例の欠点を除去するとともに、１回
のドライエツチングにより深さの異なる溝を基体上に多
数設けることが可能な半導体装置製造方法を提供するこ
とを目的とする。
のドライエツチングにより深さの異なる溝を基体上に多
数設けることが可能な半導体装置製造方法を提供するこ
とを目的とする。
（問題点を解決するための手段）
本発明は、半導体基体上にエツチングによる溝を形成す
る半導体装置の製造方法において、エツチング速度の異
なる２種以上のマスク材料を使用してドライエツチング
するか、あるいは単一マスク材料の一部に変成部を形成
させるかまたは厚みを変えてドライエツチングすること
により、半導体基体に異なる深さのパターンを同時に形
成することを特徴とする半導体装置の製造方法である。
る半導体装置の製造方法において、エツチング速度の異
なる２種以上のマスク材料を使用してドライエツチング
するか、あるいは単一マスク材料の一部に変成部を形成
させるかまたは厚みを変えてドライエツチングすること
により、半導体基体に異なる深さのパターンを同時に形
成することを特徴とする半導体装置の製造方法である。
以下、本発明を実施例に従い、図を参照しながら説明す
る。
る。
（実施例１〕
第１〜３図は本発明方法によるドライエツチングによる
実施の１例を示す模式図である。第１゜３図において１
１は基体、１２および１３はエツチング用マスクを示す
。本実施例においては、基体１１は半導体であるＧａＡ
ｓ、マスク１２の材料としてポジレジスト材料である＾
Ｚ１３５０Ｊ （ヘキストジャパン社製）、マスク１３
の材料としてはＳ ｉ０２を用いたが、基体の材料とし
てはＧａＡｓに限らず他の化合物半導体、例えばＩｎＰ
などが用いられ、またマスク１３の材料としてはＳｉ３
Ｎ４ 、Ａｌ２Ｏ３またはＴｉ、 Ｗ％ＭＯなどを用い
た三層レジストなどを用いてもよい。なおマスク１２お
よび１３の厚みはそれぞれ２ＪＡＪ＆、０．５μとした
。
実施の１例を示す模式図である。第１゜３図において１
１は基体、１２および１３はエツチング用マスクを示す
。本実施例においては、基体１１は半導体であるＧａＡ
ｓ、マスク１２の材料としてポジレジスト材料である＾
Ｚ１３５０Ｊ （ヘキストジャパン社製）、マスク１３
の材料としてはＳ ｉ０２を用いたが、基体の材料とし
てはＧａＡｓに限らず他の化合物半導体、例えばＩｎＰ
などが用いられ、またマスク１３の材料としてはＳｉ３
Ｎ４ 、Ａｌ２Ｏ３またはＴｉ、 Ｗ％ＭＯなどを用い
た三層レジストなどを用いてもよい。なおマスク１２お
よび１３の厚みはそれぞれ２ＪＡＪ＆、０．５μとした
。
前記半導体基板１１をドライエツチング装置、例えば第
２図に示すＥＣＲを利用したりアクティブイオンエツチ
ング装置（日型アネルバ社： Ｅ（：Ｒ−３１０Ｅ）の
基板ホルダー４０に装着し、エツチング室４１をおよそ
ｌＯ“’ Ｔｏｒｒ、まで高真空排気を行なった後、エ
ツチングを開始した。エツチングを行うリアクティブイ
オンを生ずるガスとしてＣＩ、ガス４２を用い、ガス導
入口４３からイオン源室４４に導入するとともに、マイ
クロ波導入口４５から２．４５ ＧＨｚのマイクロ波を
導入しイオン化してプラズマ流４６を生成させ、基板ホ
ルダー４０上の基板１１にプラズマ流を照射してエツチ
ングを行った。リアクティブイオンを生ずるガスとして
は、Ｃ１２ガスのほか、エツチングされる材料に適した
ガスであれば何であってもかまわない。
２図に示すＥＣＲを利用したりアクティブイオンエツチ
ング装置（日型アネルバ社： Ｅ（：Ｒ−３１０Ｅ）の
基板ホルダー４０に装着し、エツチング室４１をおよそ
ｌＯ“’ Ｔｏｒｒ、まで高真空排気を行なった後、エ
ツチングを開始した。エツチングを行うリアクティブイ
オンを生ずるガスとしてＣＩ、ガス４２を用い、ガス導
入口４３からイオン源室４４に導入するとともに、マイ
クロ波導入口４５から２．４５ ＧＨｚのマイクロ波を
導入しイオン化してプラズマ流４６を生成させ、基板ホ
ルダー４０上の基板１１にプラズマ流を照射してエツチ
ングを行った。リアクティブイオンを生ずるガスとして
は、Ｃ１２ガスのほか、エツチングされる材料に適した
ガスであれば何であってもかまわない。
本実施例のエツチング条件を表１に示す。
表１
ＳＣＣＭ ： ｃｃ／ｗｉｎ （標準状態）上記条件で
エツチングした場合、半導体基板ＩＩのエツチング速度
は約１７００人／ｍｉｎ、であり、前記材料＾Ｚ１３５
０Ｊを用いたマスク１２のエツチング速度は約１５０Ａ
／ｗｉｎ、 、また５ｉ０２を用いたマスク１３のそ
れは約５００人／ｗｉｎ、であった。第３図はエツチン
グ後の形状を示している。エツチング時間が第１図のマ
スク１３の５ｉ０２を完全に除去してしまう時間より短
い場合には、満１５Ａのみが得られるが、長い場合には
５ｉ０２が完全にエツチングされてしまい、半導体基板
１１もエツチングされることになる。本実施例の場合、
第３図の溝の深さは、溝１４＾が２．０４μで満１４Ｂ
が１．７μであった。
エツチングした場合、半導体基板ＩＩのエツチング速度
は約１７００人／ｍｉｎ、であり、前記材料＾Ｚ１３５
０Ｊを用いたマスク１２のエツチング速度は約１５０Ａ
／ｗｉｎ、 、また５ｉ０２を用いたマスク１３のそ
れは約５００人／ｗｉｎ、であった。第３図はエツチン
グ後の形状を示している。エツチング時間が第１図のマ
スク１３の５ｉ０２を完全に除去してしまう時間より短
い場合には、満１５Ａのみが得られるが、長い場合には
５ｉ０２が完全にエツチングされてしまい、半導体基板
１１もエツチングされることになる。本実施例の場合、
第３図の溝の深さは、溝１４＾が２．０４μで満１４Ｂ
が１．７μであった。
以上のように２種のマスク材料を用いて基体上に深さの
異なる２つの溝を同時に形成することができたが、本発
明方法によれば２種類以上のマスク材料を使用して同一
ウニバー内の任意の場所に深さの異なる複数の溝を形成
することができる。
異なる２つの溝を同時に形成することができたが、本発
明方法によれば２種類以上のマスク材料を使用して同一
ウニバー内の任意の場所に深さの異なる複数の溝を形成
することができる。
また、本実施例においては、エツチングプラズマ４６を
基板ホルダー４０に垂直に入射させて凹状の溝を形成し
たが、基板ホルダー４０に角度をもたせ、基板１１を面
内回転させることで第４図のような形状をもつ溝も得ら
れる。図中のθはエツチングプラズマの入射角である。
基板ホルダー４０に垂直に入射させて凹状の溝を形成し
たが、基板ホルダー４０に角度をもたせ、基板１１を面
内回転させることで第４図のような形状をもつ溝も得ら
れる。図中のθはエツチングプラズマの入射角である。
さらに第４図の状態からθ＝θ度としてエツチングする
と、第５図に示すような形状の溝が形成できる。
と、第５図に示すような形状の溝が形成できる。
（実施例２〕
第６図−（１）〜（３）は本発明方法の他の例を示す断
面図である。第６図−（１）に示すように、単一マスク
材料１２、例えばＡＺ１３５０Ｊを基体１１上に形成し
、第６図−（２）のようにイオン打ち込み等によるマス
クレジスト変成部２０を形成する。この基体をドライエ
ツチングすることにより、第６図−（３）に示すように
１回の処理で異なる深さのパターンを基体上に形成する
ことができた。
面図である。第６図−（１）に示すように、単一マスク
材料１２、例えばＡＺ１３５０Ｊを基体１１上に形成し
、第６図−（２）のようにイオン打ち込み等によるマス
クレジスト変成部２０を形成する。この基体をドライエ
ツチングすることにより、第６図−（３）に示すように
１回の処理で異なる深さのパターンを基体上に形成する
ことができた。
本例においては、変成部２０が通常のレジスト部１２よ
りもエツチング速度が速くなっている例であるが、この
他薬品による硬化変成、例えばクロルベンゼン処理等に
より、エツチング速度を遅くすることも可能である。ま
た、レジスト部１２の一部の厚さを変えることによって
も異なる深さのパターンを基体上に形成できる。
りもエツチング速度が速くなっている例であるが、この
他薬品による硬化変成、例えばクロルベンゼン処理等に
より、エツチング速度を遅くすることも可能である。ま
た、レジスト部１２の一部の厚さを変えることによって
も異なる深さのパターンを基体上に形成できる。
（実施例３）
第７図−（１）〜（６）はさらに本発明方法の他の例を
示す断面図である。第７図−（１）に示すように基体１
１上に例えば窒化シリコン（Ｓｉ３Ｎ４ ） ３０を形
成し、第１図−（２）に示すレジストパターン１２を形
成する。その後、ドライエツチングあるいは湿式エツチ
ングにより第７図−（３）のようなある一定の深さをも
つパターンを形成する。更にこの基体上にレジストパタ
ーン（第７図−（４））を形成し、ドライエツチングあ
るいは湿式エツチングによりＳｉ３Ｎ４３４の露出して
いる溝３１の部分を完全に除去する。次に第７図−（５
）に示すようなレジストパターン１２を形成し、ドライ
エツチングを行なうことにより、第７図−（６）に示す
ような深さの異なったパターンを基体上に形成すること
ができた。
示す断面図である。第７図−（１）に示すように基体１
１上に例えば窒化シリコン（Ｓｉ３Ｎ４ ） ３０を形
成し、第１図−（２）に示すレジストパターン１２を形
成する。その後、ドライエツチングあるいは湿式エツチ
ングにより第７図−（３）のようなある一定の深さをも
つパターンを形成する。更にこの基体上にレジストパタ
ーン（第７図−（４））を形成し、ドライエツチングあ
るいは湿式エツチングによりＳｉ３Ｎ４３４の露出して
いる溝３１の部分を完全に除去する。次に第７図−（５
）に示すようなレジストパターン１２を形成し、ドライ
エツチングを行なうことにより、第７図−（６）に示す
ような深さの異なったパターンを基体上に形成すること
ができた。
（発明の効果）
以上説明したように、本発明は基体上に基体とエツチン
グ速度の異なる二種以上のマスク材料を用いることによ
り、基体上の任意の場所に深さの異なる多数の溝を１回
のドライエツチングにより形成することが出来るという
極めて優れた効果がある。
グ速度の異なる二種以上のマスク材料を用いることによ
り、基体上の任意の場所に深さの異なる多数の溝を１回
のドライエツチングにより形成することが出来るという
極めて優れた効果がある。
さらに、単一マスク材料の一部を変成することによりま
たは単一マスク材料の厚みを変えることにより上記と同
様な効果が得られる。
たは単一マスク材料の厚みを変えることにより上記と同
様な効果が得られる。
第１図は本発明方法の１例を示す模式的断面図、
第２図は溝を形成するためのドライエツチング装置を示
す断面図、 第３図は本発明方法により基板をドライエツチングした
後の状態を示す模式的断面図、第４〜５図、第６図−（
１）〜（３）、第７図−（１）〜（６）は本発明方法の
他の例を示す断面図、第８〜９図は従来方法による溝形
成法を示す断面図、 である。 １．１１：基体 ２．１２：マスク ３：エツチング後のマスク ４Ａ、４Ｂ ：同じ深さのエツチング溝１３：マスク１
２とエツチング速度の異なるマスク１４Ａ、１４Ｂ ：
異なる深さのエツチング溝２０ニレジスト変成部 ３０：５ｉ３Ｎ４ ３１：溝 特許出願人 キャノン株式会社
す断面図、 第３図は本発明方法により基板をドライエツチングした
後の状態を示す模式的断面図、第４〜５図、第６図−（
１）〜（３）、第７図−（１）〜（６）は本発明方法の
他の例を示す断面図、第８〜９図は従来方法による溝形
成法を示す断面図、 である。 １．１１：基体 ２．１２：マスク ３：エツチング後のマスク ４Ａ、４Ｂ ：同じ深さのエツチング溝１３：マスク１
２とエツチング速度の異なるマスク１４Ａ、１４Ｂ ：
異なる深さのエツチング溝２０ニレジスト変成部 ３０：５ｉ３Ｎ４ ３１：溝 特許出願人 キャノン株式会社
Claims (1)
- １、半導体基体上にエッチングによる溝を形成する半導
体装置の製造方法において、エッチング速度の異なる２
種以上のマスク材料を使用してドライエッチングするか
、あるいは単一マスク材料の一部に変成部を形成させる
かまたは厚みを変えてドライエッチングすることにより
、半導体基体に異なる深さのパターンを同時に形成する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63003055A JPH01181532A (ja) | 1988-01-12 | 1988-01-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63003055A JPH01181532A (ja) | 1988-01-12 | 1988-01-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01181532A true JPH01181532A (ja) | 1989-07-19 |
Family
ID=11546638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63003055A Pending JPH01181532A (ja) | 1988-01-12 | 1988-01-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01181532A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5985766A (en) * | 1997-02-27 | 1999-11-16 | Micron Technology, Inc. | Semiconductor processing methods of forming a contact opening |
| US6664032B2 (en) * | 1999-02-16 | 2003-12-16 | Canon Kabushiki Kaisha | Method of producing two-dimensional phase type optical element |
| KR100519540B1 (ko) * | 1998-07-09 | 2005-12-05 | 삼성전자주식회사 | 반도체장치의 제조방법 |
| JP2012209397A (ja) * | 2011-03-29 | 2012-10-25 | Toppan Printing Co Ltd | パターン形成方法およびパターン形成体 |
-
1988
- 1988-01-12 JP JP63003055A patent/JPH01181532A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5985766A (en) * | 1997-02-27 | 1999-11-16 | Micron Technology, Inc. | Semiconductor processing methods of forming a contact opening |
| KR100519540B1 (ko) * | 1998-07-09 | 2005-12-05 | 삼성전자주식회사 | 반도체장치의 제조방법 |
| US6664032B2 (en) * | 1999-02-16 | 2003-12-16 | Canon Kabushiki Kaisha | Method of producing two-dimensional phase type optical element |
| JP2012209397A (ja) * | 2011-03-29 | 2012-10-25 | Toppan Printing Co Ltd | パターン形成方法およびパターン形成体 |
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