JPS58151027A - エツチング方法 - Google Patents

エツチング方法

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JPS58151027A
JPS58151027A JP57032462A JP3246282A JPS58151027A JP S58151027 A JPS58151027 A JP S58151027A JP 57032462 A JP57032462 A JP 57032462A JP 3246282 A JP3246282 A JP 3246282A JP S58151027 A JPS58151027 A JP S58151027A
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JP
Japan
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etching
ion implantation
ion
implanted
ions
Prior art date
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Pending
Application number
JP57032462A
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English (en)
Inventor
Shinichi Taji
新一 田地
Toru Ishitani
亨 石谷
Tokuo Kure
久礼 得男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Publication of JPS58151027A publication Critical patent/JPS58151027A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00Etching of wafers, substrates or parts of devices
    • H10P50/20Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/24Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials
    • H10P50/242Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials of Group IV materials
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00Etching of wafers, substrates or parts of devices
    • H10P50/20Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/26Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials
    • H10P50/264Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means
    • H10P50/266Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only
    • H10P50/267Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only using plasmas
    • H10P50/268Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only using plasmas of silicon-containing layers

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  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はエツチング方法に関し、詳しくは、サイドエッ
チなしに高い加工精度を達成することのできるエツチン
グ方法に関する。
近年における各種半導体装置の著るしい微細化にともな
い、半導体装置の製造には、従来の湿式エツチングにか
わって、各種ドライエツチングが多く用いられるように
なった。
エッチ液管用いる湿式エツチングでは、ホトレジストパ
ターンの膨潤やサイドエッチのため、正確な加工は困難
であるが、エッチ液を使用しないドライエツチングは、
このようなことがなく、正確な加工が可能であると一般
にいわれている。
しかし、従来一般に用いられているドライエツチングで
は、エツチングの精度と選択性は相反する関係にあり1
両者を両立させるのは困難である。
すなわち、エツチングの加工精度を高めるために、化学
的効果を抑制し、物理的効果を大きくすると、選択性が
低下し、これと反対の条件で框、エツチングの選択性は
向上するが加工精度が低下してしまう。
本発明の目的は、上記従来の問題を解決し、高い加工精
f′t−有し、半導体装置の製造に好適な、エツチング
方法t−提供することである。
上記目的を達成する丸め1本発明は、ドライエッチと所
望領域に対するイオン打込みを併用することにより、イ
オン打込み領域のプロファイルに対厄した断面形状を有
する凹部や凸部を形成するものである。
以下1本発明の詳細な説明する。
従来のドライエツチングは、一般に、第1図(a)に示
したように、砿エツチング材l上に、たとえばホトレジ
ストパターンなど耐エツチング性のマスクパターン2管
形成して行なわれる。
しかし、従来にドライエツチングの条件を、マスクパタ
ーン2と普エツチング材1とのエツチング速度比(選択
比)が大きくなるように選択すると、第1図中)に示し
たように、アンダーカットとよばれる現象が生じ%マス
クパターン2の下方までエッチされてしまうので、加工
精度は着るしく低下する@ ドライエツチングの条件を変えて、アンダーカットを減
少させようとすると1選択性が低下し、高い選択比でサ
イドエッチなしにエツチングを行なうことに、極めて困
難であった。
本発明に、上記のように、イオン打込みをドライエッチ
と併用することにより1サイドエツチを防止し、高い精
度の加工を行なうものである。
実施例1 まず、第2図(匈および(b)に示したように、シリコ
ンウェハー3上に、周知の方法によって、マスクパター
ン2を形成した後、Ga”イオンを加速電圧17kV、
打込みドーズ量6 X 10” /cm”という条件で
イオン打込みし、打込み層4を形成した。
第2図(C)K示すように、上記マスクパター72を除
去した後、RF放電平行平板型エツチング装置を用い、
CF、 ガス圧0.5トールという条件で、10分間エ
ツチングを行なうと、第2図(d)に示したように、非
打込み領域5が著るしくエッチされ、打込み領域との間
に、はぼ100O人の段差が生じ九。
すなわち、上記条件でイオン打込みを行なった後にドラ
イエツチングを行なうと、打込み領域はほとんどエッチ
されずに非打込み領域のみがエッチされ、しかも、サイ
ドエッチがほとんど起らず。
はぼ垂直な側面が得られた。
イオン打込みを行なわずに、同一の条件でマスクパター
ン管介してエツチングを行なうと、第1図中)に示した
ようにサイドエッチが著るしいが。
本発明によれば、サイドエッチがほとんど生じないので
、極、めて高い精度でエツチング管行なうことができる
実施例2 打込みドーズ量をI X 10” /cpn”として、
イオン打込みを行ない、第3図(a)K示すように、打
込み領域6t−形成した後、上記と同一条件でドライエ
ッチを行なうと、実施例1の場合とは反対に、打込み領
域6のエッチ速度が非打込み領域7のエッチ速度よ#)
はるかに大きく、その結果、第3図(b)に示したよう
に、打込み領域6が深くエッチされて、はぼ800人の
段差が生じた。
この場合も、実施例1と同様吟、サイドエッチを生ずる
ことなしに、高い精度のエツチングが行なわれることが
確認された。
本発明において、イオン打込みによって起るエツチング
速度の増大またに低下に、打込まれたイオンの種類とド
ーズ量によって定まり、第4図に示した直線人より下の
領域内ならば、イオン打込みによってエツチング速度が
大きくなり、直IIAより上の領域内ではエツチング速
度は小さくなる。
したがって、たとえば上記のように、■族元素の一種で
あるGaイオンを6 X 10” /cm”シリコンウ
ェハーに打込めば、エツチング速度は小さくなり、lX
l0”/2打込めば、エツチング速度は大きくなる。
また、たとえばドーズ量がI X 10” /3”であ
る場合、打込まれたイオンが、周期律表の1族。
■族もしくは■族元素である場合は、エツチング速度が
大きくなり、■族、■族、■族、■族もしくは■族元素
である場合は、エツチング速度が小さくなる。
第4図に示した結果は、シリコンウェハーにシリコンイ
オン以外の各糧イオン管打込んだ場合であり、禎打込み
物と打込まれ是イオンの種類が異なる場合は、第4図に
示し九ように、ドーズ量によってエツチング速度の増大
または低下が起る。
しかシ、シリコンウェハーにシリコンイオン、あるいは
ゲルマニウムウェハーにゲルマニウムイオンを打込んだ
ときのように、被打込み物と打込まれたイオンが同一の
元素のものである場合は、ドーズ量とは、無関係に打込
み域のエツチング速度が大きくなる。
打込み領域の深さに、イオンの打込み電圧によって定ま
るから、エツチング景(深さ)の制御を打込み電圧によ
って実質的に行なうことが可能である。
本発明において、打込まれるイオンとしては、周期律表
■〜璽族元素の多くのものを使用することができるが、
とくに、半導体デバイス製造の分野において多く使用さ
れるイオンである。B。
A a * P * G ” e A t e O* 
S i m Nなどを用いて好ましい結果を得られるこ
とが確認され、いずれも極めて良好なエツチングを行な
うことができた。
実施例3 本発明t−MO8L8Iプロセスのキャパシタ部加工身
程に適用し九実施例を第5図に示し九。
KeV、ドーズ量2X10’・Aザという条件で、St
+をシリコンウェハー7に打込み、打込み領域9を形成
した。
つぎに、第5図φンに示したように、上記830゜膜8
を除去し九a−CFa を反応ガスとするRF放電円筒
型プラズマエツチングを行なって、上記打込み領域を除
去して孔9′を形成した。
周知の熱酸化法によって、薄いSly、膜(100λ)
8′をキャパシタ部上に形成したf(Jf′t i (
C−))。
本実施例においても、孔9′をサイドエッチなしに高い
精度で形成することができ、小領域上に大きな容量ヲ看
するキャパシタ金形成することができた。
実施例番 上記実施例は、いずれも基板表面と垂直にイオンを打込
み、側面が基板表面と垂直なエツチングを行なった。
本発明は、イオン打込み領域と非打込み領域のエツチン
グ速度の差を利用してエツチングを行なうものであるか
ら、イオンの打込み角fを変えることによって、断面形
状の異なるエツチングを行なうことができる。
たとえば、基板を回転させながら、イオン打込みを行な
って、Pイオンを斜め方向に打込み(加速電圧50Ke
V、 ドーズ量I X 10” /cm” ) sCF
、を反応ガスとするRF平行平板聾プラズマこのような
断面形状の溝もしくは孔は、上部に配線を設けた場合、
断線の恐れが少ないという利点があり、また、側面が傾
斜したエツチングは、回折格子などの製造にも有用であ
る。
実施例5 上記説明から明らかなように1本発明によれば、イオン
打込み領域のプロファイルに対応した断面形状を待つよ
うにドライエツチングを行なうことができる。
し友がって、多重イオン打込みを行なって、複雑なプロ
ファイルを有するイオン打込み領域を形成した後、ドラ
イエツチングを行なえば、上記複雑なプロファイルに対
応した断面形状の溝や孔を形成できる。
たとえば、Bイオンおよび81イオンを、それぞれ30
0K eV、 I X 10”/cPn”および300
xev、5x10”/cWI”という条件で打込み、第
7図(荀に示すように、シリコンウェハー7に、 イオ
ン打込み領域10t−形成し友。
つぎにRP放電円筒型プラズマエツチング装置を用い、
cp、を反応ガスとするエツチングを行ない、第7図(
b)に示したように、上記イオン打込み領域10のプロ
ファイルに対応し九複雑な断面形状を有する孔10′が
形成された。このような孔io’tz、バイポーラIC
のアイソレーション領域に用いて好ましい結果を得るこ
とができ、実用上有用である。。
本発明におけるイオン打込みは、マスクを用いて行なっ
てもよいが、マスクを用いることなしに、イオンビーム
によって直接打込んでもよい。
大面積部分のエツチングに、直接打込みを用いるときは
、イオン種とドーズ量を適宜選択して、残余の小面積部
分にイオンを打込み、この小面積部分のエツチング速度
を低下させ、小面積の耐エツチング性領域を形成すれば
よい。
このようにすることによって、大面積部分の選択エツチ
ングを、イオンビームを用いる直接打込みによって、迅
速に行なうことが可能である。
本発明において、エツチング量が不足すると。
打込まれ九イオンが表面に残ることがあるが、エツチン
グ時間を若干延長し九ジ、あるいはエツチング後に、軽
く、熱処理を行なうことによって、容易に除去すること
ができ、イオン打込みによる結晶欠陥も、はとんど残ら
ないことが確認された。
以上説明したように1本発明によれば、イオン打込み領
域のプロファイルに対応した断面形状を有する凹部もし
くは凸部が形成される。し九がって、サイドエッチなし
に高精度のエツチングを行なうことができる。
ドライエツチングとしては、平行平板波プラズマエツチ
ングやマイクロ波プラズマエツチングのみではなく1円
筒型プラズマエツチングなど、従来はサイドエッチが大
きいと埴われた方法を用いることができる。
また、イオン打込みとドライエツチングを併行して行な
うことも可能であシ、所要工程数が減少するので、実用
上便利である。
第8図はその1例を示し、イオン源11で発生したイオ
ン121に加速し、マグネット13によって質量分離し
た後、プラズマ反応槽14内において、シリコンウェハ
ーなど被加工物15に一イオン打込みする。一方、周知
のマイクロ波プラズマエツチング装置によって発生した
プラズマ16によって上記被加工物15がエッチさnる
ので、イオン打込みとプラズマエツチングを併行して行
なうことが可能である。
【図面の簡単な説明】
第1図は従来のエツチングによって生ずるサイドエッチ
を説明するための断面図、第2図、第3図、第5図、第
6図および第7図は、それぞれ本発明の異なる実施例を
説明するための工程図もしくは断面図、第4図は各種イ
オンを打込んだ場合のエツチング速度のイオン種類およ
びドーズ量依存性を示す直線図、第8図はイオン打込み
とプラズマエツチングを併行して行なうことのできる装
置の1例を示す模式図である。 1.3.7・・・シリコンウェハー、2,8.8・・・
絶縁膜、4,6,9.10・・・イオン打込み領域、F
J1図 (幻 (b) 第 2 図 (1) (b) 第 2  図 (C) (b) 冨  3  図 (^9 (b) ′fJ4図 第  5  図 (良2 ¥J5図 (C) ¥Jt  図 第  7  図 (b)

Claims (1)

  1. 【特許請求の範囲】 1、表面領域の所望部分に選択的に形成されたイオン打
    込み領域を有する被加工物をドライエッチして、上記イ
    オン打込み領域のプロファイルに対応した断面形状を有
    する凹部もしくは凸部を形成することを特徴とするエツ
    チング方法。 2、上記ドライエッチに上記イオン打込み領域を形成し
    た後に行なわれる特許請求の範囲第1墳記載のエツチン
    グ方法。 3、上記ドライエッチにイオン打込みと併行して行なわ
    れる特許請求の範囲第1項記載のエツチング方法。
JP57032462A 1982-03-03 1982-03-03 エツチング方法 Pending JPS58151027A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60165721A (ja) * 1984-02-08 1985-08-28 Agency Of Ind Science & Technol 反応性イオンビ−ムエツチング方法
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US5683546A (en) * 1992-10-23 1997-11-04 Ricoh Seiki Company, Ltd. Method of etching silicon substrate at different etching rates for different planes of the silicon to form an air bridge
JP2008311617A (ja) * 2007-05-15 2008-12-25 Canon Inc ナノ構造体およびナノ構造体の製造方法

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