JPH01181546A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01181546A JPH01181546A JP410988A JP410988A JPH01181546A JP H01181546 A JPH01181546 A JP H01181546A JP 410988 A JP410988 A JP 410988A JP 410988 A JP410988 A JP 410988A JP H01181546 A JPH01181546 A JP H01181546A
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- wiring
- photoresist film
- wiring layer
- film
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Links
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Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関する。
半導体装置の高集積化が進むにつれて、電極配線も微細
化が要求され、電極配線を精度よく形成する方法が重要
視されている。
化が要求され、電極配線を精度よく形成する方法が重要
視されている。
従来の半導体装置は、半導体基板上に窒化シリコン膜を
形成し、前記窒化シリコン膜上にアルミニウム層を堆積
し、ドライエツチング法により選択的にエツチングして
、微細な線幅の電極配線を形成する際に、前記電極配線
を含むパターンの占める面積が前記半導体基板表面の面
積の４０％以下であると、アルミニウム層の過剰エツチ
ングを□生じて前記電極配線の線幅がやせて細くなり、
最悪の場合には断線等を生ずる。
形成し、前記窒化シリコン膜上にアルミニウム層を堆積
し、ドライエツチング法により選択的にエツチングして
、微細な線幅の電極配線を形成する際に、前記電極配線
を含むパターンの占める面積が前記半導体基板表面の面
積の４０％以下であると、アルミニウム層の過剰エツチ
ングを□生じて前記電極配線の線幅がやせて細くなり、
最悪の場合には断線等を生ずる。
この電極配線のやせを防止するために、ドライエツチン
グのガス条件を変更し、低圧力・低ガス流量の条件下で
エツチングする方法が一般に行なわれている。また、エ
ツチング条件を変更せずに、電極配線の線幅を広くした
りダミーパターンを設けてパターンの占有面積を前記半
導体基板の面積の４０％以上とし、前記電極配線の線幅
のやせを防止する。
グのガス条件を変更し、低圧力・低ガス流量の条件下で
エツチングする方法が一般に行なわれている。また、エ
ツチング条件を変更せずに、電極配線の線幅を広くした
りダミーパターンを設けてパターンの占有面積を前記半
導体基板の面積の４０％以上とし、前記電極配線の線幅
のやせを防止する。
上述した従来の半導体装置の製造方法は、ガス圧等のド
ライエツチング条件を変更する方法では、配線のやせを
防止することはできるが、エツチング面に再デポジショ
ンが発生しやすく、エツチングが不完全になるという問
題点がある。また、電極配線の線幅を広くする方法や、
ダミーパターンを電極配線に隣接して設ける方法では余
分な寄生容量が発生して、高速性を要求される半導体装
置に悪影響を及ぼすという問題点がある。
ライエツチング条件を変更する方法では、配線のやせを
防止することはできるが、エツチング面に再デポジショ
ンが発生しやすく、エツチングが不完全になるという問
題点がある。また、電極配線の線幅を広くする方法や、
ダミーパターンを電極配線に隣接して設ける方法では余
分な寄生容量が発生して、高速性を要求される半導体装
置に悪影響を及ぼすという問題点がある。
本発明の目的は、電極配線の線幅を高精度に形成した微
細な配線構造を有する高速度動作の可能な半導体装置を
製造する方法を提供することである。
細な配線構造を有する高速度動作の可能な半導体装置を
製造する方法を提供することである。
〔問題点を解決するための手段〕
本発明の半導体装置の製造方法は、半導体基板上に形成
した窒化シリコン膜の上に金属層を堆積する工程と、前
記金属層の上に第１のホトレジスト膜を塗布してパター
ニングし所定の配線パターンよりも線幅の広いパターン
を形成する工程と、ドライエツチング法により前記第１
のホトレジスト膜をマスクとして前記金属層をエツチン
グし第１の配線層を形成する工程と、前記第１のホトレ
ジスト膜を除去し前記第１の配線層を含む表面に第２の
ホトレジスト膜を形成してパターニングし前記第１の配
線層上に前記所定の配線パターンを有し且つ前記第１の
配線層上の一部及びその近傍のみを開口するパターンを
形成する工程と、ドライエツチング法により前記第２の
ホトレジスト膜をマスクとして前記第１の配線層をエツ
チングし第２の配線層を形成する工程とを含んで構成さ
れる。
した窒化シリコン膜の上に金属層を堆積する工程と、前
記金属層の上に第１のホトレジスト膜を塗布してパター
ニングし所定の配線パターンよりも線幅の広いパターン
を形成する工程と、ドライエツチング法により前記第１
のホトレジスト膜をマスクとして前記金属層をエツチン
グし第１の配線層を形成する工程と、前記第１のホトレ
ジスト膜を除去し前記第１の配線層を含む表面に第２の
ホトレジスト膜を形成してパターニングし前記第１の配
線層上に前記所定の配線パターンを有し且つ前記第１の
配線層上の一部及びその近傍のみを開口するパターンを
形成する工程と、ドライエツチング法により前記第２の
ホトレジスト膜をマスクとして前記第１の配線層をエツ
チングし第２の配線層を形成する工程とを含んで構成さ
れる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの平面図及びｘ−ｘ’
線断面図である。
めの工程順に示した半導体チップの平面図及びｘ−ｘ’
線断面図である。
まず、第１図（ａ＞、（ｂ）に示すように、シリコン基
板１の上に絶縁膜である窒化シリコン膜２を堆積し、窒
化シリコン膜２の上にアルミニウム層３を堆積する。次
に、アルミニウム層３の上にホトレジスト膜４を塗布し
、パターニングして所定の配線パターンよりも線幅の広
いパターンを形成する。
板１の上に絶縁膜である窒化シリコン膜２を堆積し、窒
化シリコン膜２の上にアルミニウム層３を堆積する。次
に、アルミニウム層３の上にホトレジスト膜４を塗布し
、パターニングして所定の配線パターンよりも線幅の広
いパターンを形成する。
次に、第１図（ｃ）に示すように、ホトレジスト膜４を
マスクとしてアルミニウムＭ３をドライエツチングして
除去し、所定の線幅より１．２〜２倍の幅を有する配線
層５を形成し、ホトレジスト膜４を除去する。
マスクとしてアルミニウムＭ３をドライエツチングして
除去し、所定の線幅より１．２〜２倍の幅を有する配線
層５を形成し、ホトレジスト膜４を除去する。
次に、第１図（ｄ）に示すように、配線層５を含む表面
にホトレジスト膜６を塗布してパターニングし、配線層
５の上に所定の配線パターンを有し、且つ、ホトレジス
ト膜６のパターン面積が半導体基板１の表面の面積の４
０％以上となるように配線層５の表面の一部及びその近
傍の窒化シリコン膜２の表面のみを開口するパターンを
形成する。
にホトレジスト膜６を塗布してパターニングし、配線層
５の上に所定の配線パターンを有し、且つ、ホトレジス
ト膜６のパターン面積が半導体基板１の表面の面積の４
０％以上となるように配線層５の表面の一部及びその近
傍の窒化シリコン膜２の表面のみを開口するパターンを
形成する。
次に、第１図（ｅ）に示すように、ドライエツチング法
により、ホトレジスト膜６をマスクとして配線層５をエ
ツチングした後、ホトレジスト膜６を除去して、所定の
線幅を有する配線層７を形成する。
により、ホトレジスト膜６をマスクとして配線層５をエ
ツチングした後、ホトレジスト膜６を除去して、所定の
線幅を有する配線層７を形成する。
ここで、アルミニウム層の代りにシリコン等を含むアル
ミニウム層等を用いてもよい。
ミニウム層等を用いてもよい。
以上説明した様に本発明は２回のホトリソグラフィ技術
を用い、且つ、２回目のホトリソグラフィ工程において
、ホトレジスト膜の面積を半導体基板の面積の４０％以
上にすることにより、窒化シリコン膜の表面をエツチン
グガスと触れる面積を少くして電極配線のやせ細りを防
止し、微細な電極を精度よく形成できるという効果を有
する。
を用い、且つ、２回目のホトリソグラフィ工程において
、ホトレジスト膜の面積を半導体基板の面積の４０％以
上にすることにより、窒化シリコン膜の表面をエツチン
グガスと触れる面積を少くして電極配線のやせ細りを防
止し、微細な電極を精度よく形成できるという効果を有
する。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順に示した半導体チ・ツブの平面図及びｘ−ｘ
’線断面図である。 １・・・シリコン基板、２・・・窒化シリコン膜、３・
・・アルミニウム層、４・・・ホトレジスト膜、５・・
・配線層、６・・・ホトレジスト膜、７・・・配線層。
めの工程順に示した半導体チ・ツブの平面図及びｘ−ｘ
’線断面図である。 １・・・シリコン基板、２・・・窒化シリコン膜、３・
・・アルミニウム層、４・・・ホトレジスト膜、５・・
・配線層、６・・・ホトレジスト膜、７・・・配線層。
Claims (1)
- 半導体基板上に形成した窒化シリコン膜の上に金属層
を堆積する工程と、前記金属層の上に第１のホトレジス
ト膜を塗布してパターニングし所定の配線パターンより
も線幅の広いパターンを形成する工程と、ドライエッチ
ング法により前記第１のホトレジスト膜をマスクとして
前記金属層をエッチングし第１の配線層を形成する工程
と、前記第１のホトレジスト膜を除去し前記第１の配線
層を含む表面に第２のホトレジスト膜を形成してパター
ニングし前記第１の配線層上に前記所定の配線パターン
を有し且つ前記第１の配線層上の一部及びその近傍のみ
を開口するパターンを形成する工程と、ドライエッチン
グ法により前記第２のホトレジスト膜をマスクとして前
記第１の配線層をエッチングし第２の配線層を形成する
工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP410988A JPH01181546A (ja) | 1988-01-11 | 1988-01-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP410988A JPH01181546A (ja) | 1988-01-11 | 1988-01-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01181546A true JPH01181546A (ja) | 1989-07-19 |
Family
ID=11575624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP410988A Pending JPH01181546A (ja) | 1988-01-11 | 1988-01-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01181546A (ja) |
-
1988
- 1988-01-11 JP JP410988A patent/JPH01181546A/ja active Pending
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