JPH098006A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH098006A JPH098006A JP15891195A JP15891195A JPH098006A JP H098006 A JPH098006 A JP H098006A JP 15891195 A JP15891195 A JP 15891195A JP 15891195 A JP15891195 A JP 15891195A JP H098006 A JPH098006 A JP H098006A
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- Japan
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- polysilicon
- resist
- etching
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Abstract
(57)【要約】
【目的】ダミー領域を設けたポリシリコンをエッチング
することで、レジストパターン通りに精度良くポリシリ
コンを加工し、良品率の向上を図る。 【構成】半導体基板１上に酸化膜２を介してポリシリコ
ン３を膜付けし、活性領域のポリシリコン３ａおよびダ
ミー領域５となるポリシリコン３ｂを残し、他の部分の
ポリシリコンをエッチングし、つぎにレジスト４を除去
し、再度、レジシトを全面に被覆した後、ダミー領域５
のポリシリコン３ｂのみエッチングするためのレジスト
６をパターニングし（図２（ａ））、ダミー領域５のポ
リシリコン３ｂをエッチングして除去し（図２
（ｂ））、最後にレジストを除去し、ポリシリコン３の
加工を終了する（図２（ｃ））。
することで、レジストパターン通りに精度良くポリシリ
コンを加工し、良品率の向上を図る。 【構成】半導体基板１上に酸化膜２を介してポリシリコ
ン３を膜付けし、活性領域のポリシリコン３ａおよびダ
ミー領域５となるポリシリコン３ｂを残し、他の部分の
ポリシリコンをエッチングし、つぎにレジスト４を除去
し、再度、レジシトを全面に被覆した後、ダミー領域５
のポリシリコン３ｂのみエッチングするためのレジスト
６をパターニングし（図２（ａ））、ダミー領域５のポ
リシリコン３ｂをエッチングして除去し（図２
（ｂ））、最後にレジストを除去し、ポリシリコン３の
加工を終了する（図２（ｃ））。
Description
【０００１】
【産業上の利用分野】この発明は、ポリシリコンをゲー
ト電極や配線に用いたＭＯＳ型集積回路素子などの半導
体装置の製造方法に関する。
ト電極や配線に用いたＭＯＳ型集積回路素子などの半導
体装置の製造方法に関する。
【０００２】
【従来の技術】ポリシリコンをＭＯＳデバイスのゲート
電極、配線および抵抗体などに用いるＭＯＳ型集積回路
素子には、微細化が進につれてポリシリコンの幅を細く
且つ一定に形成することが求められる。図３はＭＯＳ型
集積回路素子の従来の製造方法で、同図（ａ）ないし同
図（ｃ）は製造工程順に示した工程図である。集積回路
が内蔵される半導体基板１上に酸化膜２を被覆し、酸化
膜２上にポリシリコン３を化学的堆積法（ＣＶＤ法）な
どで膜付けした後、レジストを被覆し、フォトマスクの
パターンをレジスト４に転写するパターンニング工程
（同図（ａ））と、その転写されたレジスト４をマスク
として、ＲＩＥやプラズマエッチングによりポリシリコ
ン３を除去するエッチング工程（同図（ｂ））と、レジ
スト４を除去する工程（同図（ｃ））とからなってい
る。
電極、配線および抵抗体などに用いるＭＯＳ型集積回路
素子には、微細化が進につれてポリシリコンの幅を細く
且つ一定に形成することが求められる。図３はＭＯＳ型
集積回路素子の従来の製造方法で、同図（ａ）ないし同
図（ｃ）は製造工程順に示した工程図である。集積回路
が内蔵される半導体基板１上に酸化膜２を被覆し、酸化
膜２上にポリシリコン３を化学的堆積法（ＣＶＤ法）な
どで膜付けした後、レジストを被覆し、フォトマスクの
パターンをレジスト４に転写するパターンニング工程
（同図（ａ））と、その転写されたレジスト４をマスク
として、ＲＩＥやプラズマエッチングによりポリシリコ
ン３を除去するエッチング工程（同図（ｂ））と、レジ
スト４を除去する工程（同図（ｃ））とからなってい
る。
【０００３】
【発明が解決しようとする課題】図４は従来の製造方法
による、エッチング後のポリシリコン寸法とポリシリコ
ンパターン面積（レジスト寸法での面積）のチップ面積
に占める割合との関係を示す。同図の縦軸はエッチング
後のポリシリコン寸法を示す。この例ではレジスト寸法
が２μｍの場合を示す。同図からわかるように、従来の
製造方法では、ポリシリコンを残す面積の割合が１５％
以下となると、エッチング後のポリシリコンはレジスト
の寸法に比べて、細くなり、３％程度になるとポリシリ
コン寸法が１μｍ程度となり、レジスト寸法の半分まで
サイドエッチされてしまう。さらに寸法が場所によって
バラツキが生じ集積回路の設計性能が出ないなどの問題
を生じる。そのため、チップ内に同一回路を多数集積す
るドライバ用ＬＳＩ（ＬＳＩ：高集積度ＩＣ）やオペレ
ーショナルアンプ（通称オペアンプという）などをＣＭ
ＯＳデバイス（相補型ＭＯＳデバイス）で構成するアナ
ログＣＭＯＳＬＳＩを高良品率で製造することは困難で
ある。
による、エッチング後のポリシリコン寸法とポリシリコ
ンパターン面積（レジスト寸法での面積）のチップ面積
に占める割合との関係を示す。同図の縦軸はエッチング
後のポリシリコン寸法を示す。この例ではレジスト寸法
が２μｍの場合を示す。同図からわかるように、従来の
製造方法では、ポリシリコンを残す面積の割合が１５％
以下となると、エッチング後のポリシリコンはレジスト
の寸法に比べて、細くなり、３％程度になるとポリシリ
コン寸法が１μｍ程度となり、レジスト寸法の半分まで
サイドエッチされてしまう。さらに寸法が場所によって
バラツキが生じ集積回路の設計性能が出ないなどの問題
を生じる。そのため、チップ内に同一回路を多数集積す
るドライバ用ＬＳＩ（ＬＳＩ：高集積度ＩＣ）やオペレ
ーショナルアンプ（通称オペアンプという）などをＣＭ
ＯＳデバイス（相補型ＭＯＳデバイス）で構成するアナ
ログＣＭＯＳＬＳＩを高良品率で製造することは困難で
ある。
【０００４】この発明の目的は、前記課題を解決するた
めに、ダミー領域を設けてポリシリコンをエッチングす
る面積を減じ、ゲート電極などの活性領域のポリシリコ
ンの面積が、チップ（あるいはウェハ）全体に対して少
ない場合でも、レジストパターンに対する寸法（線幅な
ど）の減少を抑え、且つ均一に精度良くポリシリコンを
加工できるＭＯＳ型集積回路素子である半導体装置の製
造方法を提供することにある。
めに、ダミー領域を設けてポリシリコンをエッチングす
る面積を減じ、ゲート電極などの活性領域のポリシリコ
ンの面積が、チップ（あるいはウェハ）全体に対して少
ない場合でも、レジストパターンに対する寸法（線幅な
ど）の減少を抑え、且つ均一に精度良くポリシリコンを
加工できるＭＯＳ型集積回路素子である半導体装置の製
造方法を提供することにある。
【０００５】
【課題を解決するための手段】前記目的を達成するため
に、ポリシリコン上にレジストを被覆する第一レジスト
被覆工程と、活性領域であるゲート領域および配線領域
などのポリシリコンとともにダミー領域のポリシリコン
上に被覆されたレジストを残し、これらの領域以外のレ
ジストを除去する第一パターンニング工程と、レジスト
をマスクにポリシリコンを除去する第一エッチング工程
と、ダミー領域上のレジストのみ除去しする第二パター
ンニング程と、ダミー領域のポリシリコンを除去する第
二エッチング工程と、残ったレジストを除去する工程
と、からなる。
に、ポリシリコン上にレジストを被覆する第一レジスト
被覆工程と、活性領域であるゲート領域および配線領域
などのポリシリコンとともにダミー領域のポリシリコン
上に被覆されたレジストを残し、これらの領域以外のレ
ジストを除去する第一パターンニング工程と、レジスト
をマスクにポリシリコンを除去する第一エッチング工程
と、ダミー領域上のレジストのみ除去しする第二パター
ンニング程と、ダミー領域のポリシリコンを除去する第
二エッチング工程と、残ったレジストを除去する工程
と、からなる。
【０００６】第一エッチング工程と第二エッチング工程
とに、リアクティブイオンエッチング（ＲＩＥ）または
プラズマエッチングを用いるとよい。ダミー領域のポリ
シリコンの面積を調整し、第一エッチング工程でエッチ
ングされないポリシリコンの面積をチップまたはウェハ
面積に対して１０％以上とするとよい。
とに、リアクティブイオンエッチング（ＲＩＥ）または
プラズマエッチングを用いるとよい。ダミー領域のポリ
シリコンの面積を調整し、第一エッチング工程でエッチ
ングされないポリシリコンの面積をチップまたはウェハ
面積に対して１０％以上とするとよい。
【０００７】
【作用】ＲＩＥやプラズマエッチングでは例えばＣＨＦ
3 やＣＣｌＦ3 などのガスをイオン化させ、このイオン
を加速してポリシリコンに衝突させて、エッチングす
る。このとき、プラズマ中で解離した物質がポリシリコ
ン面に反応を抑止する層をつくる。そのため、ラジカル
による横方向へのエッチングが阻止される。一方イオン
が衝突するエッチング面はこの抑止層（サイドウォー
ル）の発生が防止される。そのため、垂直方向にエッチ
ングが進む。しかし、エッチングするポリシリコンの量
が多いと、ラジカルによる横方向成分が増加し、抑止層
の形成が抑えられサイドエッチング量が増大する。その
ため、この発明ではエッチングされるポリシリコンの量
を減少させるためにダミー領域を設け、抑止層の形成を
容易にすることでサイドエッチ量を抑えている。
3 やＣＣｌＦ3 などのガスをイオン化させ、このイオン
を加速してポリシリコンに衝突させて、エッチングす
る。このとき、プラズマ中で解離した物質がポリシリコ
ン面に反応を抑止する層をつくる。そのため、ラジカル
による横方向へのエッチングが阻止される。一方イオン
が衝突するエッチング面はこの抑止層（サイドウォー
ル）の発生が防止される。そのため、垂直方向にエッチ
ングが進む。しかし、エッチングするポリシリコンの量
が多いと、ラジカルによる横方向成分が増加し、抑止層
の形成が抑えられサイドエッチング量が増大する。その
ため、この発明ではエッチングされるポリシリコンの量
を減少させるためにダミー領域を設け、抑止層の形成を
容易にすることでサイドエッチ量を抑えている。
【０００８】
【実施例】図１、図２は一実施例で、図１（ａ）ないし
図１（ｃ）およびそれに続く図２（ａ）ないし図２
（ｃ）は製造工程順に示した工程図である。集積回路を
内蔵した半導体基板１上に酸化膜２を介してポリシリコ
ン３を減圧ＣＶＤ法などで約４００ｎｍ堆積させ膜付け
する。次に、第一パターンニング工程により、レジスト
４をポリシリコン３全面に被覆し、フォトマスクのパタ
ーンをレジスト４に転写し、パターニングする（図１
（ａ））。次に、第一エッチング工程により、ＭＯＳデ
バイスのゲート電極、配線および抵抗体となる部分の活
性領域のポリシリコン３ａの他にダミー領域５となる部
分のポリシリコン３ｂを残し、他の部分のポリシリコン
を、レジスト４をマスクにエッチングする。この場合、
サイドエッチの起こらないようにするために、ダミー領
域５のポリシリコン３ｂの面積を調整して、エッチング
されないポリシリコンの面積をチップ面積またはウェハ
面積に対して１０％ないし１５％以上（図４参照）にす
る（図１（ｂ））。こうすることで、エッチング時にサ
イドウォールが十分形成され、ポリシリコンのサイドエ
ッチを抑制し、レジストパターン通りの寸法でポリシリ
コンがエッチングされる。その後レジストを除去する
（同図（ｃ））。レジシトを全面に被覆した後で、第二
パターンニング工程により、ダミー領域５のポリシリコ
ン３ｂのみエッチングするためのレジスト６をパターニ
ングする。この時のレジストパターンはゲート電極、配
線、抵抗体となる活性領域のポリシリコン３ａを十分覆
いかつダミー領域５のポリシリコン３ｂにかからないよ
うに設計する（図２（ａ））。このレジスト６をマスク
として、第二エッチング工程でダミー領域５のポリシリ
コン３ｂをエッチングして除去する（図２（ｂ））。最
後にレジストを除去し、ポリシリコンの加工を終了する
（図２（ｃ））。尚、ポリシリコン３は、エッチング前
に抵抗値を調整するためのリンやホウ素をなどの不純物
をドープしておいても構わない。また第一エッチング工
程および第二エッチング工程におけるポリシリコンのエ
ッチングはリアクティブイオンエッチング（ＲＩＥ）や
プラズマエッチングで行う。
図１（ｃ）およびそれに続く図２（ａ）ないし図２
（ｃ）は製造工程順に示した工程図である。集積回路を
内蔵した半導体基板１上に酸化膜２を介してポリシリコ
ン３を減圧ＣＶＤ法などで約４００ｎｍ堆積させ膜付け
する。次に、第一パターンニング工程により、レジスト
４をポリシリコン３全面に被覆し、フォトマスクのパタ
ーンをレジスト４に転写し、パターニングする（図１
（ａ））。次に、第一エッチング工程により、ＭＯＳデ
バイスのゲート電極、配線および抵抗体となる部分の活
性領域のポリシリコン３ａの他にダミー領域５となる部
分のポリシリコン３ｂを残し、他の部分のポリシリコン
を、レジスト４をマスクにエッチングする。この場合、
サイドエッチの起こらないようにするために、ダミー領
域５のポリシリコン３ｂの面積を調整して、エッチング
されないポリシリコンの面積をチップ面積またはウェハ
面積に対して１０％ないし１５％以上（図４参照）にす
る（図１（ｂ））。こうすることで、エッチング時にサ
イドウォールが十分形成され、ポリシリコンのサイドエ
ッチを抑制し、レジストパターン通りの寸法でポリシリ
コンがエッチングされる。その後レジストを除去する
（同図（ｃ））。レジシトを全面に被覆した後で、第二
パターンニング工程により、ダミー領域５のポリシリコ
ン３ｂのみエッチングするためのレジスト６をパターニ
ングする。この時のレジストパターンはゲート電極、配
線、抵抗体となる活性領域のポリシリコン３ａを十分覆
いかつダミー領域５のポリシリコン３ｂにかからないよ
うに設計する（図２（ａ））。このレジスト６をマスク
として、第二エッチング工程でダミー領域５のポリシリ
コン３ｂをエッチングして除去する（図２（ｂ））。最
後にレジストを除去し、ポリシリコンの加工を終了する
（図２（ｃ））。尚、ポリシリコン３は、エッチング前
に抵抗値を調整するためのリンやホウ素をなどの不純物
をドープしておいても構わない。また第一エッチング工
程および第二エッチング工程におけるポリシリコンのエ
ッチングはリアクティブイオンエッチング（ＲＩＥ）や
プラズマエッチングで行う。
【０００９】
【発明の効果】この発明によれば、最終的に残されるポ
リシリコンの面積の割合が少ないチップにおいても、サ
イドエッチ量や寸法のばらつきが少ないポリシリコンパ
ターンを提供することができる。その結果、同一回路を
多数１チップに集積するドライバＬＳＩやオペアンプな
どをＣＭＯＳデバイスで構成するアナログＣＭＯＳＬＳ
Ｉを高良品率で製造できる。
リシリコンの面積の割合が少ないチップにおいても、サ
イドエッチ量や寸法のばらつきが少ないポリシリコンパ
ターンを提供することができる。その結果、同一回路を
多数１チップに集積するドライバＬＳＩやオペアンプな
どをＣＭＯＳデバイスで構成するアナログＣＭＯＳＬＳ
Ｉを高良品率で製造できる。
【図１】この発明の一実施例で、（ａ）ないし（ｃ）は
製造工程順に示した工程図
製造工程順に示した工程図
【図２】図１（ｃ）に続く工程で、（ａ）ないし（ｃ）
は製造工程順に示した工程図
は製造工程順に示した工程図
【図３】ＭＯＳ型集積回路素子の従来の製造方法で、
（ａ）ないし（ｃ）は製造工程順に示した工程図
（ａ）ないし（ｃ）は製造工程順に示した工程図
【図４】従来の製造方法による、エッチング後のポリシ
リコン寸法とポリシリコンパターン面積のチップ面積に
占める割合の関係図
リコン寸法とポリシリコンパターン面積のチップ面積に
占める割合の関係図
１ 半導体基板 ２ 酸化膜 ３ ポリシリコン ３ａ 活性領域のポリシリコン ３ｂ ダミー領域のポリシリコン ４ レジスト ５ ダミー領域 ６ レジスト
Claims (3)
- 【請求項１】ポリシリコン上にレジストを被覆する第一
レジスト被覆工程と、活性領域とダミー領域とのポリシ
リコン上に被覆されたレジストを残し、これらの領域以
外のレジストを除去する第一パターンニング工程と、レ
ジストをマスクにポリシリコンを除去する第一エッチン
グ工程と、ダミー領域上のレジストのみを除去しする第
二パターンニング工程と、ダミー領域のポリシリコンを
除去する第二エッチング工程と、残ったレジストを除去
する工程と、からなる半導体装置の製造方法。 - 【請求項２】第一エッチング工程と第二エッチング工程
とに、リアクティブイオンエッチング（ＲＩＥ）または
プラズマエッチングを用いることを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項３】ダミー領域のポリシリコンの面積を調整
し、第一エッチング工程でエッチングされないポリシリ
コンの面積をチップまたはウェハ面積に対して１０％以
上とすることを特徴とする請求項１記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15891195A JPH098006A (ja) | 1995-06-26 | 1995-06-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15891195A JPH098006A (ja) | 1995-06-26 | 1995-06-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098006A true JPH098006A (ja) | 1997-01-10 |
Family
ID=15682046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15891195A Pending JPH098006A (ja) | 1995-06-26 | 1995-06-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098006A (ja) |
-
1995
- 1995-06-26 JP JP15891195A patent/JPH098006A/ja active Pending
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