JPH01182993A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01182993A JPH01182993A JP63004934A JP493488A JPH01182993A JP H01182993 A JPH01182993 A JP H01182993A JP 63004934 A JP63004934 A JP 63004934A JP 493488 A JP493488 A JP 493488A JP H01182993 A JPH01182993 A JP H01182993A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置、特にスタティック型ランダム
アクセスメモリ（以下ＳＲＡＭと略す）のカラムゲート
制御回路に関する。
アクセスメモリ（以下ＳＲＡＭと略す）のカラムゲート
制御回路に関する。
［従来の技術］
第６図は従来のカラムゲート制御回路（３）を含むＳＲ
ＡＭの回路図で、第３図及び第４図は第６図のメモリセ
ルアレイの分割方法を詳細に示した図であり、第７図は
４ ｂｉｔ構成のＳＲＡＭに従来のカラムゲート制御回
路（３）を適用した場合の回路図である。
ＡＭの回路図で、第３図及び第４図は第６図のメモリセ
ルアレイの分割方法を詳細に示した図であり、第７図は
４ ｂｉｔ構成のＳＲＡＭに従来のカラムゲート制御回
路（３）を適用した場合の回路図である。
第６図のカラムゲート制御回路（３）では、カラムアド
レス情報（Ａ、Ａ ・・・Ａ ）を解読するＬ
２ ｎ カラムデコーダ群（４）内のそれぞれのカラムデコーダ
（ＣＬ 、 ＣＬ ・・・ＣＬ ）の出力（Ｃ，
ｃ２゜１ ２ α ｌ ・・・Ｃ）は、それぞれが選択するカラムゲートα （２）のゲートに直接接続されている。
レス情報（Ａ、Ａ ・・・Ａ ）を解読するＬ
２ ｎ カラムデコーダ群（４）内のそれぞれのカラムデコーダ
（ＣＬ 、 ＣＬ ・・・ＣＬ ）の出力（Ｃ，
ｃ２゜１ ２ α ｌ ・・・Ｃ）は、それぞれが選択するカラムゲートα （２）のゲートに直接接続されている。
第７図の回路図を用いて更にその状態を詳細に説明する
と、カラムデコーダ群（４）内の１個のカラムデコーダ
の出力は、各メモリセル群の各ビット（１１０１，Ｉｌ
ｏ ２． Ｉ７０３． Ｉｌｏ ４）毎に１個のカラム
ゲートのゲートに接続されており、メモリセル群がＮブ
ロックあると、１個のカラムデコーダの出力は全部で４
ＸＮ個のカラムゲートと接続される− このような従来のカラムゲート制御回路（３）を用いた
回路の動作を、第３図、第４図、第６図及び第７図の回
路図、並びに第８図に示した特性図を参照しながら説明
する。なお、説明を簡略化するため、アドレスに入力信
号が入力され、メモリセル群のブロック１内のワード線
Ｗ１１が選択され、更に、カラムデコーダ群（４）内の
カラムデコーダＣＬ１が選択される場合についてに述べ
る。
と、カラムデコーダ群（４）内の１個のカラムデコーダ
の出力は、各メモリセル群の各ビット（１１０１，Ｉｌ
ｏ ２． Ｉ７０３． Ｉｌｏ ４）毎に１個のカラム
ゲートのゲートに接続されており、メモリセル群がＮブ
ロックあると、１個のカラムデコーダの出力は全部で４
ＸＮ個のカラムゲートと接続される− このような従来のカラムゲート制御回路（３）を用いた
回路の動作を、第３図、第４図、第６図及び第７図の回
路図、並びに第８図に示した特性図を参照しながら説明
する。なお、説明を簡略化するため、アドレスに入力信
号が入力され、メモリセル群のブロック１内のワード線
Ｗ１１が選択され、更に、カラムデコーダ群（４）内の
カラムデコーダＣＬ１が選択される場合についてに述べ
る。
まず、第３図の回路において、読み出そうとするメモリ
セル群行アドレス情報を行アドレス信号線（Ｒ，Ｒ，・
・・Ｒ）に入力し、その入力を１ ２ ｔａ 行デコーダ（３Ｉ）により解読して前置ワード線ＰＷ１
を活性化させる。更に、メモリセル群選択線（ＢＳ
、ＢＳ 、・・・ＢＳ、）のＢＳ、に選択信号を与え
、論理回路Ｇ１１を介してＷｌｌを活性化させる。
セル群行アドレス情報を行アドレス信号線（Ｒ，Ｒ，・
・・Ｒ）に入力し、その入力を１ ２ ｔａ 行デコーダ（３Ｉ）により解読して前置ワード線ＰＷ１
を活性化させる。更に、メモリセル群選択線（ＢＳ
、ＢＳ 、・・・ＢＳ、）のＢＳ、に選択信号を与え
、論理回路Ｇ１１を介してＷｌｌを活性化させる。
ワード線Ｗ１□が活性化されると、第６図の回路におい
て、それに接続された０個のメモリセル（Ｍ Ｃ１（１
，１）、・・・・・・Ｍ Ｃｔ ＜。、１））が全て活
性化される。そして、それらのメモリセルの情報は、そ
れぞれに接続されたビット線（ＢＬ、ＢＬｌｌ
１１″ ・・・Ｂ Ｌ Ｂ Ｌ 、、）に出力される。
て、それに接続された０個のメモリセル（Ｍ Ｃ１（１
，１）、・・・・・・Ｍ Ｃｔ ＜。、１））が全て活
性化される。そして、それらのメモリセルの情報は、そ
れぞれに接続されたビット線（ＢＬ、ＢＬｌｌ
１１″ ・・・Ｂ Ｌ Ｂ Ｌ 、、）に出力される。
ＩＣ’
゛また、第７図の回路においてカラムアドレス情報（Ａ
、Ａ、・・・Ａ ）が入力されると、カラ１ ２
ｎ ムチコーダー群（４）内のカラムデコーダＣＬ１が選択
される。カラムデコーダＣＬ、の出力Ｃ１は前述したよ
うに４ＸＮ個のカラムゲートと接続されており、カラム
デコーダＣＬ１が選択されると、カラムデコーダがアン
ド回路で構成されている場合その出力Ｃ１は第８図に示
すように低レベル（以下（Ｌ）と示す）から高レベル（
以下（Ｈ）と示す）にゆっくりと立ち上がっていく。
、Ａ、・・・Ａ ）が入力されると、カラ１ ２
ｎ ムチコーダー群（４）内のカラムデコーダＣＬ１が選択
される。カラムデコーダＣＬ、の出力Ｃ１は前述したよ
うに４ＸＮ個のカラムゲートと接続されており、カラム
デコーダＣＬ１が選択されると、カラムデコーダがアン
ド回路で構成されている場合その出力Ｃ１は第８図に示
すように低レベル（以下（Ｌ）と示す）から高レベル（
以下（Ｈ）と示す）にゆっくりと立ち上がっていく。
この時、出力Ｃ１に接続されたカラムゲート（４ＸＮ個
）は全てオンするが、ワード線はブロック１内のワード
線Ｗ１１がオンしているだけであるので、データ線（Ｄ
Ｂ、ＤＢ ・・・ＤＢ、。
）は全てオンするが、ワード線はブロック１内のワード
線Ｗ１１がオンしているだけであるので、データ線（Ｄ
Ｂ、ＤＢ ・・・ＤＢ、。
「η）にはブロック１内のデータが伝送されていく。
以上の動作は第３図のメモリセルアレイの構成の場合で
あるが、第４図に示したメモリセルアレ−イの構成の場
合でも全く同様である。
あるが、第４図に示したメモリセルアレ−イの構成の場
合でも全く同様である。
［発明が解決しようとする課題］
しかし、上記の従来技術では、メモリセルアレイがＮ個
のブロックに分割されたβビット構成のＳＲＡＭに使用
した場合には、カラムデコーダ群内の１個のカラムデコ
ーダの出力にはＮ×β個のカラムゲートが接続されるこ
とになり、カラムデコーダの出力の寄生容量は大きなも
のとなり、その出力波形も第８図の０１・・・Ｃａで示
したように立ち上りが非常に鈍くなってしまい、ＳＲＡ
Ｍの高速化を実現していく際大きな問題となる。
のブロックに分割されたβビット構成のＳＲＡＭに使用
した場合には、カラムデコーダ群内の１個のカラムデコ
ーダの出力にはＮ×β個のカラムゲートが接続されるこ
とになり、カラムデコーダの出力の寄生容量は大きなも
のとなり、その出力波形も第８図の０１・・・Ｃａで示
したように立ち上りが非常に鈍くなってしまい、ＳＲＡ
Ｍの高速化を実現していく際大きな問題となる。
また、ＳＲＡＭにおいては、高集積化が行なわれていく
につれてメモリセルアレイの分割数が増加していく傾向
にあり、従来の技術をこのまま使用していくと、高集積
化を行なえば行なう程、その分割数に比例して上記の寄
生容量が増加していくため、更にカラムデコーダの出力
波形は鈍くなっていってしまう。
につれてメモリセルアレイの分割数が増加していく傾向
にあり、従来の技術をこのまま使用していくと、高集積
化を行なえば行なう程、その分割数に比例して上記の寄
生容量が増加していくため、更にカラムデコーダの出力
波形は鈍くなっていってしまう。
この出力波形のなまりを修正する方法には、カラムデコ
ーダ群内のカラムデコーダの能力を上げていく方法が考
えられるが、この方法だと、カラムデコーダを形成する
パターンサイズが大きくなってしまい、ＳＲＡＭ全体の
チップサイズの増加を招いてしまう上に、カラムデコー
ダでの消費電力も増加してしまう。また、選択されたブ
ロックだけでなく、非選択ブロックのカラムゲートも活
性化されるため、ビット線からデータ線への電流径路が
増え、低消費電力のＳＲＡＭの実現化に際して問題とな
っている。
ーダ群内のカラムデコーダの能力を上げていく方法が考
えられるが、この方法だと、カラムデコーダを形成する
パターンサイズが大きくなってしまい、ＳＲＡＭ全体の
チップサイズの増加を招いてしまう上に、カラムデコー
ダでの消費電力も増加してしまう。また、選択されたブ
ロックだけでなく、非選択ブロックのカラムゲートも活
性化されるため、ビット線からデータ線への電流径路が
増え、低消費電力のＳＲＡＭの実現化に際して問題とな
っている。
本発明は、このような問題点を解決するためになされた
もので、カラムデコーダの出力波形のなまりを抑えると
共に、高速で、且つ低消費電力の半導体記憶装置を得る
ことを目的とする。
もので、カラムデコーダの出力波形のなまりを抑えると
共に、高速で、且つ低消費電力の半導体記憶装置を得る
ことを目的とする。
［課題を解決するための手段］
本発明に係る半導体記憶装置は、メモリセルをマトリク
ス状に配置したメモリセルアレイを分割して配置した複
数個のメモリセル群と、この複数個のメモリセル群の少
なくとも１つを選択するメモリセル群選択線と、アクセ
スすべきメモリセルツカラム情報を解読する第１のカラ
ムデコーダとを有する。半導体記憶装置において、前記
第１のカラムデコーダの出力と前記メモリセル群選択信
号との論理を組む第２のカラムデコーダを設け、その出
力をカラムゲート選択信号としてメモリセル群のカラム
ゲートに入力する。
ス状に配置したメモリセルアレイを分割して配置した複
数個のメモリセル群と、この複数個のメモリセル群の少
なくとも１つを選択するメモリセル群選択線と、アクセ
スすべきメモリセルツカラム情報を解読する第１のカラ
ムデコーダとを有する。半導体記憶装置において、前記
第１のカラムデコーダの出力と前記メモリセル群選択信
号との論理を組む第２のカラムデコーダを設け、その出
力をカラムゲート選択信号としてメモリセル群のカラム
ゲートに入力する。
［作用］
本発明において、第２のカラムデコーダにより、メモリ
セル群のカラムアドレス情報を解読する第１のカラムデ
コーダの出力とメモリセル群選択信号との論理を組んで
、その出力をメモリセル群のカラムゲートにカラムゲー
ト選択信号として送出するので、選択されるメモリセル
群のカラムゲートだけをオンし、選択されないメモリセ
ル群のカラムゲートをオフさせることができる。このこ
とによって、非選択のメモリセル群のビット線からデー
タ線への電流径路を遮断することができる。
セル群のカラムアドレス情報を解読する第１のカラムデ
コーダの出力とメモリセル群選択信号との論理を組んで
、その出力をメモリセル群のカラムゲートにカラムゲー
ト選択信号として送出するので、選択されるメモリセル
群のカラムゲートだけをオンし、選択されないメモリセ
ル群のカラムゲートをオフさせることができる。このこ
とによって、非選択のメモリセル群のビット線からデー
タ線への電流径路を遮断することができる。
また、第２のカラムデコーダによる上記の論理をとれば
、カラムゲート選択信号を、各メモリセル群ごとに独立
に構成することができるので、カラムゲート選択信号線
１本当りの寄生容量を減らすことが可能で、このことに
よりカラムゲート選択信号を高速に伝達することができ
る。
、カラムゲート選択信号を、各メモリセル群ごとに独立
に構成することができるので、カラムゲート選択信号線
１本当りの寄生容量を減らすことが可能で、このことに
よりカラムゲート選択信号を高速に伝達することができ
る。
［実施例］
第１図は本発明の一実施例に係る半導体記憶装置（ＳＲ
ＡＭ）の回路図で、第２図は４ ｂｉｔ構成のＳＲＡＭ
に本発明を実施した回路図である。ま 。
ＡＭ）の回路図で、第２図は４ ｂｉｔ構成のＳＲＡＭ
に本発明を実施した回路図である。ま 。
た、第３図及び第４図は第１図又は第２図のメモリセル
アレイ（Ｌ）の分割方法を詳細に示した図であり、第５
図は第１図又は第２図の回路の特性を示した図である。
アレイ（Ｌ）の分割方法を詳細に示した図であり、第５
図は第１図又は第２図の回路の特性を示した図である。
第１図の回路ではカラムアドレス情報（Ａ１゜Ａ 、・
・・Ａｎ）を解読するカラムデコーダ群（４）内のそれ
ぞれのカラムデコーダ（ＣＬ、ＣＬ・・・ＣＬ ）の
出力（Ｃ，Ｃ２・・・Ｃａ）は、各メα
ｌ モリセル群ごとに配置された分割カラムデコーダ（Ｄｉ
ｖｉｄｅｄ Ｃｏｌｕｍｎ Ｄｅｃｏｒｄｅｒ 、以下
ＤＣＤと略す）（ＢＣＬ 、ＢＣＬ −ＢＣＬ
、ＢＣＬ、。
・・Ａｎ）を解読するカラムデコーダ群（４）内のそれ
ぞれのカラムデコーダ（ＣＬ、ＣＬ・・・ＣＬ ）の
出力（Ｃ，Ｃ２・・・Ｃａ）は、各メα
ｌ モリセル群ごとに配置された分割カラムデコーダ（Ｄｉ
ｖｉｄｅｄ Ｃｏｌｕｍｎ Ｄｅｃｏｒｄｅｒ 、以下
ＤＣＤと略す）（ＢＣＬ 、ＢＣＬ −ＢＣＬ
、ＢＣＬ、。
１１ １２’ ｌα
・・・・・・ＢＣＬ 、ＢＣＬ ）のうち
、対応Ｎ（α−１） Ｎα するＤＣＤに接続されている。各ＤＣＤの出力はカラム
ゲート選択信号線（ＢＣＢＣ。
、対応Ｎ（α−１） Ｎα するＤＣＤに接続されている。各ＤＣＤの出力はカラム
ゲート選択信号線（ＢＣＢＣ。
１１’ １２ °°゛°°。
ＢＣ，ＢＣ，・・・”””Ｎ（ａ−１）”” ）ｌ
α ２１ Ｎαと接続さ
れており、それらは、それぞれのメモリセル群内のカラ
ムゲートに接続されている。
α ２１ Ｎαと接続さ
れており、それらは、それぞれのメモリセル群内のカラ
ムゲートに接続されている。
次に、第２図の４ ｂｉｔ構成のＳＲＡＭで本発明を実
施した回路図を用いて、回路の接続に関して詳細に述べ
る。第２図において、カラムデコーダ群（４）カラムデ
コーダの出力（Ｃ，Ｃ２，・・・Ｃａ）は、それぞれ各
メモリセル群ごとに配置されたＤＣＤのゲートに接続さ
れており、１個のカラムデコーダの出力はＮ個のＤＣＤ
と接続されている。更に、ＤＣＤの出力であるカラムゲ
ート選択信号線（ＢＣ、ＢＣ−ＢＣ、ＢＣ２，。
施した回路図を用いて、回路の接続に関して詳細に述べ
る。第２図において、カラムデコーダ群（４）カラムデ
コーダの出力（Ｃ，Ｃ２，・・・Ｃａ）は、それぞれ各
メモリセル群ごとに配置されたＤＣＤのゲートに接続さ
れており、１個のカラムデコーダの出力はＮ個のＤＣＤ
と接続されている。更に、ＤＣＤの出力であるカラムゲ
ート選択信号線（ＢＣ、ＢＣ−ＢＣ、ＢＣ２，。
１１ １２’ １ α・・”
”Ｎ（（Ｚ−１） 、ＢＣ）は、各々メモリセルＮα 群内の各ヒツト（＋１０１． Ｉｌｏ ２． Ｉｌｏ
３． ｌ１０４）ごとに１個のカラムゲートに接続され
ており、１本のカラムゲート選択信号線には４個のカラ
ムゲートが接続されている。
”Ｎ（（Ｚ−１） 、ＢＣ）は、各々メモリセルＮα 群内の各ヒツト（＋１０１． Ｉｌｏ ２． Ｉｌｏ
３． ｌ１０４）ごとに１個のカラムゲートに接続され
ており、１本のカラムゲート選択信号線には４個のカラ
ムゲートが接続されている。
以上の回路の動作を、第１図〜第４図の回路図及び第５
図の特性図を参照しながら詳細に説明する。なお、説明
の簡略化のため、アドレスに入力信号が入力され、メモ
リセル群のブロック１内のワード線Ｗ１１が選択され、
更に、カラムデコーダー群（４）内のカラムデコーダＣ
Ｌ１が選択される場合について以下に述べる。
図の特性図を参照しながら詳細に説明する。なお、説明
の簡略化のため、アドレスに入力信号が入力され、メモ
リセル群のブロック１内のワード線Ｗ１１が選択され、
更に、カラムデコーダー群（４）内のカラムデコーダＣ
Ｌ１が選択される場合について以下に述べる。
まず、第３図において、読み出そうとするメモリセルの
行アドレス情報を行アドレス信号線（Ｒ，Ｒ，・・・Ｒ
）に入力し、その入力を行１ ２
ｍ デコーダ（３１）により解読して前置ワード線ＰＷ１を
活性化する。更に、メモリセル群選択線（ＢＳ 、Ｂ
Ｓ 、・・・ＢＳＮ）のＢＳｌに選択信号を与え、論
理回路Ｇ１□を介してワード線Ｗ１□を活性化させる。
行アドレス情報を行アドレス信号線（Ｒ，Ｒ，・・・Ｒ
）に入力し、その入力を行１ ２
ｍ デコーダ（３１）により解読して前置ワード線ＰＷ１を
活性化する。更に、メモリセル群選択線（ＢＳ 、Ｂ
Ｓ 、・・・ＢＳＮ）のＢＳｌに選択信号を与え、論
理回路Ｇ１□を介してワード線Ｗ１□を活性化させる。
ワード線Ｗ１□が活性化されると、第１図において、そ
れに接続された０個のメモリセル” Ｍｏｌ（１，１）
’ １（２，１）’ ”’ Ｍｏｌ（Ｃ−１）’がＣ 全て活性化され、それらのメモリセルの情報は。
れに接続された０個のメモリセル” Ｍｏｌ（１，１）
’ １（２，１）’ ”’ Ｍｏｌ（Ｃ−１）’がＣ 全て活性化され、それらのメモリセルの情報は。
それぞれ接続されたビット線（ＢＬ 、ｑ。
・・・・・・Ｂ Ｌ Ｂ Ｌ ｔｃ）に出力される
。
。
■Ｃ″
また、第２図において、カラムアドレス情報（Ａ、Ａ２
．・・・Ａ ）が入力されると、カラムｉ
ｎ デコーダ群（４）内のカラムデコーダＣＬ、が選択され
、その出力Ｃ１は第５図に示すように（Ｌ）から（Ｈ）
へと立ち上がる。出力ＣＩが（Ｈ）に変化すると、メモ
リセル群選択信号が与えられているメモリセル群選択線
ＢＳ、のメモリセル群内のＢＣＤ群（１０）のＢＣＬ１
□が選択され活性化される。このＢＣＬ１□が活性化さ
れると、それに接続されたカラムゲート選択信号線ＢＣ
１１が（Ｌ）から（Ｈ）に変化し、更にそれに接続され
た各ビットごとの４つのカラムゲートがオンし、それぞ
れのビット線のデータがデータ線に出力される。
．・・・Ａ ）が入力されると、カラムｉ
ｎ デコーダ群（４）内のカラムデコーダＣＬ、が選択され
、その出力Ｃ１は第５図に示すように（Ｌ）から（Ｈ）
へと立ち上がる。出力ＣＩが（Ｈ）に変化すると、メモ
リセル群選択信号が与えられているメモリセル群選択線
ＢＳ、のメモリセル群内のＢＣＤ群（１０）のＢＣＬ１
□が選択され活性化される。このＢＣＬ１□が活性化さ
れると、それに接続されたカラムゲート選択信号線ＢＣ
１１が（Ｌ）から（Ｈ）に変化し、更にそれに接続され
た各ビットごとの４つのカラムゲートがオンし、それぞ
れのビット線のデータがデータ線に出力される。
以上の動作は第３図のメモリセルアレイの構成の場合で
あるが、これは第４図に示したメモリセルアレイの構成
を用いた場合でも全く同様である。
あるが、これは第４図に示したメモリセルアレイの構成
を用いた場合でも全く同様である。
上記の回路動作から明らかなように、本実施例では選択
されたメモリセル群内のカラムゲートだけを活性化し、
非選択メモリセル群内のカラムゲートをオフすることに
よって、非選択メモリセル群内のビット線からデータ線
への電流径路を完全に遮断しており、このため、低消費
電力のＳＲＡＭを実現することができる。また、第２図
において、カラムデコーダの出力（Ｃ、Ｃ、・・・Ｃ）
ｌ ２ α は、１本当りＮ個のＤＣＤの寄生容量だけであり、また
、カラムゲート選択信号線（ＢＣ，ＢＣ１１１２゜ ・・・ＢＣ）は１本当たりわずか４個のカラムゲｌα −ト分の寄生容量しかない。従って、それぞれの波形変
化は、第５図に示した特性図の中で示したように鋭くな
っている。
されたメモリセル群内のカラムゲートだけを活性化し、
非選択メモリセル群内のカラムゲートをオフすることに
よって、非選択メモリセル群内のビット線からデータ線
への電流径路を完全に遮断しており、このため、低消費
電力のＳＲＡＭを実現することができる。また、第２図
において、カラムデコーダの出力（Ｃ、Ｃ、・・・Ｃ）
ｌ ２ α は、１本当りＮ個のＤＣＤの寄生容量だけであり、また
、カラムゲート選択信号線（ＢＣ，ＢＣ１１１２゜ ・・・ＢＣ）は１本当たりわずか４個のカラムゲｌα −ト分の寄生容量しかない。従って、それぞれの波形変
化は、第５図に示した特性図の中で示したように鋭くな
っている。
このことにより、従来はデータ線にメモリセルのデータ
が現われるのに第８図に示したようにｔ１時間要してい
たのに対し、本実施例では第５図に示したようにｔ２時
間となり、Δを時間高速にデータを伝送することができ
ている。
が現われるのに第８図に示したようにｔ１時間要してい
たのに対し、本実施例では第５図に示したようにｔ２時
間となり、Δを時間高速にデータを伝送することができ
ている。
また、メモリセルアレイがＮ個のブロックに分割された
βビット構成のＳＲＡＭにおいて、従来の技術では、１
本のカラムデコーダの出力にはＮ×β個のカラムゲート
の寄生容量があったため、分割数をｙ個増やせば８１個
分の寄生容量の増加を招き、高集積化のＳＲＡＭでの適
用が困難であった。しかし本実施例では、ＳＲＡＭのビ
ット構成が変わらないかぎりカラムゲート選択信号線の
寄生容量は変化しない上に、カラムデコーダの出力でも
ｙ個のＤＣＤ分の寄生容量の増加だけに抑えることがで
き、今後ＳＲＡＭの高集積化が行なわれ、メモリセルア
レイの分割数が増えても、カラムゲート制御系の信号線
でめ寄生容量の増加を最小限に抑えることができる。
βビット構成のＳＲＡＭにおいて、従来の技術では、１
本のカラムデコーダの出力にはＮ×β個のカラムゲート
の寄生容量があったため、分割数をｙ個増やせば８１個
分の寄生容量の増加を招き、高集積化のＳＲＡＭでの適
用が困難であった。しかし本実施例では、ＳＲＡＭのビ
ット構成が変わらないかぎりカラムゲート選択信号線の
寄生容量は変化しない上に、カラムデコーダの出力でも
ｙ個のＤＣＤ分の寄生容量の増加だけに抑えることがで
き、今後ＳＲＡＭの高集積化が行なわれ、メモリセルア
レイの分割数が増えても、カラムゲート制御系の信号線
でめ寄生容量の増加を最小限に抑えることができる。
また、カラムデコーダの出力及びカラムゲート選択信号
線の寄生容量が抑えられる分、カラムデコーダー及びＤ
ＣＤの能力を抑えることができ、このためパターン面積
を小さくすることができる上に、消費電力を抑えること
もできる。
線の寄生容量が抑えられる分、カラムデコーダー及びＤ
ＣＤの能力を抑えることができ、このためパターン面積
を小さくすることができる上に、消費電力を抑えること
もできる。
なお、上記実施例ではカラムデコーダ及びＤＣＤが共に
アンドゲートで構成されている場合について説明したが
、これらをナントゲート、ノアゲート、インバータ等を
組み合わせた回路構成に変更したとしても同様な効果が
得られることはは言うまでもない。
アンドゲートで構成されている場合について説明したが
、これらをナントゲート、ノアゲート、インバータ等を
組み合わせた回路構成に変更したとしても同様な効果が
得られることはは言うまでもない。
［発明の効果］
以上のように本発明によれば、カラムゲート選択信号を
、メモリセル群選択信号を含んだ論理で構成したことに
よって、選択するメモリセル群のカラムゲートだけをオ
ンし、非選択のメモリセル群のカラムゲートをオフさせ
ることができる。このことによって非選択のメモリセル
群での直流径路を遮断することができ、低消費電力のＳ
ＲＡ Ｍを実現することができる。また、上記の論理
をとれば、カラムゲート選択信号を各メモリセル群ごと
に独立させて構成することができるので、カラムゲート
選択信号線１本当りの寄生容量を減らすことができる。
、メモリセル群選択信号を含んだ論理で構成したことに
よって、選択するメモリセル群のカラムゲートだけをオ
ンし、非選択のメモリセル群のカラムゲートをオフさせ
ることができる。このことによって非選択のメモリセル
群での直流径路を遮断することができ、低消費電力のＳ
ＲＡ Ｍを実現することができる。また、上記の論理
をとれば、カラムゲート選択信号を各メモリセル群ごと
に独立させて構成することができるので、カラムゲート
選択信号線１本当りの寄生容量を減らすことができる。
このためカラムゲート選択信号を高速に伝達することが
可能となり、高速のＳＲＡＭを実現することができる。
可能となり、高速のＳＲＡＭを実現することができる。
第１図は本発明の一実施例に係る半導体記憶装置の回路
図である。 第２図は４ｂｉｔ構成のＳＲＡＭに本発明を実施した回
路図、第３図及び第４図はメモリセルアレイの分割方法
を示す回路図、第５図は上記実施例の特性図である。 第６図は従来例に係る半導体記憶装置の回路図、第７図
は４ ｂｉｔ構成のＳＲＡＭの従来例を示す図、第８図
は従来例の特性図である。 （１）・・・メモリセルアレイ （２）・・・カラムゲート （３）・・・カラムゲート制御回路 （４）・・・第１のカラムデコーダ群 （１０） （２０）・・・（ＮＯ）・・・第２のカラム
デコーダ群（３１）・・・行デコーダ ＰＷ１〜Ｐ Ｗ Ａ・・・前置ワード線０１□〜ＧＮＡ
・・・論理回路 Ｗｌ、〜ＷＮＡ・・・ワード線 代理人 弁理士 佐々木 宗 治 第５図 第８図
図である。 第２図は４ｂｉｔ構成のＳＲＡＭに本発明を実施した回
路図、第３図及び第４図はメモリセルアレイの分割方法
を示す回路図、第５図は上記実施例の特性図である。 第６図は従来例に係る半導体記憶装置の回路図、第７図
は４ ｂｉｔ構成のＳＲＡＭの従来例を示す図、第８図
は従来例の特性図である。 （１）・・・メモリセルアレイ （２）・・・カラムゲート （３）・・・カラムゲート制御回路 （４）・・・第１のカラムデコーダ群 （１０） （２０）・・・（ＮＯ）・・・第２のカラム
デコーダ群（３１）・・・行デコーダ ＰＷ１〜Ｐ Ｗ Ａ・・・前置ワード線０１□〜ＧＮＡ
・・・論理回路 Ｗｌ、〜ＷＮＡ・・・ワード線 代理人 弁理士 佐々木 宗 治 第５図 第８図
Claims (1)
- メモリセルをマトリクス状に配置したメモリセルアレイ
を分割して配列した複数個のメモリセル群と、この複数
個のメモリセル群の少なくとも１つを選択するメモリセ
ル群選択線と、アクセスすべきメモリセルのカラム情報
を解読する第１のカラムデコーダとを有する半導体記憶
装置において、前記第１のカラムデコーダの出力と前記
メモリセル群選択信号との論理を組む第２のカラムデコ
ーダを設け、その出力をカラムゲート選択信号としてメ
モリセル群のカラムゲートに入力することを特徴とする
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63004934A JPH01182993A (ja) | 1988-01-14 | 1988-01-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63004934A JPH01182993A (ja) | 1988-01-14 | 1988-01-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01182993A true JPH01182993A (ja) | 1989-07-20 |
Family
ID=11597407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63004934A Pending JPH01182993A (ja) | 1988-01-14 | 1988-01-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01182993A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006134469A (ja) * | 2004-11-05 | 2006-05-25 | Elpida Memory Inc | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58211393A (ja) * | 1982-06-02 | 1983-12-08 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPS60246088A (ja) * | 1984-05-21 | 1985-12-05 | Hitachi Ltd | 半導体記憶装置 |
-
1988
- 1988-01-14 JP JP63004934A patent/JPH01182993A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58211393A (ja) * | 1982-06-02 | 1983-12-08 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPS60246088A (ja) * | 1984-05-21 | 1985-12-05 | Hitachi Ltd | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006134469A (ja) * | 2004-11-05 | 2006-05-25 | Elpida Memory Inc | 半導体記憶装置 |
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