JPH01183148A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01183148A JPH01183148A JP63008751A JP875188A JPH01183148A JP H01183148 A JPH01183148 A JP H01183148A JP 63008751 A JP63008751 A JP 63008751A JP 875188 A JP875188 A JP 875188A JP H01183148 A JPH01183148 A JP H01183148A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- test
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000012790 confirmation Methods 0.000 claims abstract description 4
- 238000001514 detection method Methods 0.000 claims description 10
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 9
- 238000012360 testing method Methods 0.000 abstract description 46
- 230000004913 activation Effects 0.000 abstract description 21
- 238000007689 inspection Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000009849 deactivation Effects 0.000 description 1
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- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に半導体集積回路の
動作確認回路（以下テスト回路と称す）の構成に関する
。
動作確認回路（以下テスト回路と称す）の構成に関する
。
従来、半導体集積回路は回路機能のテストを実施する際
、故障検出率の向上１機能確認用テストパターン短縮の
ためにテストのための特別な条件（以下テストモードと
称す）を設定する方法が用いられることがあるが、この
場合、専用のテスト端子を使用したり、入力端子の論理
の組合せによりテスト回路活性化信号を発生する等のテ
ストモード設定する回路構成となっていた。
、故障検出率の向上１機能確認用テストパターン短縮の
ためにテストのための特別な条件（以下テストモードと
称す）を設定する方法が用いられることがあるが、この
場合、専用のテスト端子を使用したり、入力端子の論理
の組合せによりテスト回路活性化信号を発生する等のテ
ストモード設定する回路構成となっていた。
上述した従来の半導体集積回路は、テストモードを設定
する場合、専用のテスト端子を使用したり、入力端子の
論理の組合せによりテスト活性化信号を発生しテストモ
ードを設定する構成となっているので、実動作とは無関
係な専用テスト端子を配置しなければならない、あるい
は複雑な入力条件を外部から設定しなければならない等
の欠点がある。
する場合、専用のテスト端子を使用したり、入力端子の
論理の組合せによりテスト活性化信号を発生しテストモ
ードを設定する構成となっているので、実動作とは無関
係な専用テスト端子を配置しなければならない、あるい
は複雑な入力条件を外部から設定しなければならない等
の欠点がある。
本発明の半導体集積回路は、電源電圧検出回路と電源電
圧検出回路からの制御信号を受けて活性化、非活性化す
る動作確認信号発生回路を有している。
圧検出回路からの制御信号を受けて活性化、非活性化す
る動作確認信号発生回路を有している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
本実施例における半導体集積回路は電源電圧検出回路１
．テスト回路活性化信号発生回路３および内部回路５に
より構成されている。電源電圧検出回路１は電源ライン
のレベル検出を行ない、制御信号２を介してテスト回路
活性化信号発生回路３に接続され、テスト回路活性化信
号発生回路３の活性／非活性を制御する。テスト回路活
性化信号発生回路３から発生されるテスト回路活性化信
号４はテストモードの設定／解除を制御するための信号
で、内部回路５に入力され、テストモード設定時には入
力・出力信号により内部回路のテストを実行できる。
．テスト回路活性化信号発生回路３および内部回路５に
より構成されている。電源電圧検出回路１は電源ライン
のレベル検出を行ない、制御信号２を介してテスト回路
活性化信号発生回路３に接続され、テスト回路活性化信
号発生回路３の活性／非活性を制御する。テスト回路活
性化信号発生回路３から発生されるテスト回路活性化信
号４はテストモードの設定／解除を制御するための信号
で、内部回路５に入力され、テストモード設定時には入
力・出力信号により内部回路のテストを実行できる。
次に第２図により本実施例の動作について説明する。
第２図は電源電圧とテスト回路活性化信号のタイミング
を示したものである。本実施例では半導体集積回路の電
源電圧として＋５ｖ電源を使用し、＋５Ｖの電源電圧が
供給されている期間はテスト回路活性化信号４は非活性
（＋ｉ Ｌ ＋＋レベル）の状態を保持し、半導体集積
回路は通常の動作を行う。
を示したものである。本実施例では半導体集積回路の電
源電圧として＋５ｖ電源を使用し、＋５Ｖの電源電圧が
供給されている期間はテスト回路活性化信号４は非活性
（＋ｉ Ｌ ＋＋レベル）の状態を保持し、半導体集積
回路は通常の動作を行う。
電源電圧が上昇し、予め設定された電圧値、−例として
７■とした場合印加する電源電圧が７ｖに達し、一定期
間７■以上の状態を保持し、その後５ｖに低下すると電
源電圧検出回路１より出力される制御信号２を受けてテ
スト回路活性化信号発生回路３が動作し、テスト回路活
性化信号４が活性化（“Ｌ ＩＩ→ＩＩ ＨＩ＋レベル
）する。この状態ではテスト回路活性化信号４は通常モ
ードで“Ｌ”レベルに対して“Ｈ”レベルを保持してい
るため、この信号を利用して内部回路５の動作モード条
件の設定が可能となる。
７■とした場合印加する電源電圧が７ｖに達し、一定期
間７■以上の状態を保持し、その後５ｖに低下すると電
源電圧検出回路１より出力される制御信号２を受けてテ
スト回路活性化信号発生回路３が動作し、テスト回路活
性化信号４が活性化（“Ｌ ＩＩ→ＩＩ ＨＩ＋レベル
）する。この状態ではテスト回路活性化信号４は通常モ
ードで“Ｌ”レベルに対して“Ｈ”レベルを保持してい
るため、この信号を利用して内部回路５の動作モード条
件の設定が可能となる。
次に電源電圧が再度上昇し、７Ｖを越え一定期間保持後
、再び５Ｖに低下すると電源電圧検出回路１より制御信
号２が発生し、この信号によりテスト回路活性化信号発
生回路３が動作し、テスト回路活性化信号４が非活性化
（”Ｈ”→“Ｌ”レベル）する。テスト回路活性化信号
４が′Ｌ”レベルになると内部回路５に対して設定され
ていたテストモードは解除され、通常の動作モードに戻
る。
、再び５Ｖに低下すると電源電圧検出回路１より制御信
号２が発生し、この信号によりテスト回路活性化信号発
生回路３が動作し、テスト回路活性化信号４が非活性化
（”Ｈ”→“Ｌ”レベル）する。テスト回路活性化信号
４が′Ｌ”レベルになると内部回路５に対して設定され
ていたテストモードは解除され、通常の動作モードに戻
る。
以上述べた動作モードとテストモードの切換えは電源電
圧を５ｖ→７ｖ→５■とパルス的に変化することにより
周期的に実行することができる。
圧を５ｖ→７ｖ→５■とパルス的に変化することにより
周期的に実行することができる。
以上説明したように本発明は半導体集積回路に電源電圧
検出回路を設け、印加電源電圧のレベルによりテストモ
ードの設定・解除を行うことができる。このため、テス
トモードの設定・解除を制御するための専用テスト端子
が必要ないため半導体集積回路のパッケージ端子数を最
小限に抑えることができること、あるいは半導体集積回
路の単体検査において入力端子に複雑な条件を設定する
必要がないため、検査効率の向上を図ることができる効
果がある。さらに電源電圧をパルス的に動作電圧以上に
上昇することによりテストモードの設定を行うため、テ
ストモード設定後は電源電圧を高いレベルに保持する必
要がなく、このためテストモードにおいて、電源電圧を
動作条件内で変化したテストが可能となる。
検出回路を設け、印加電源電圧のレベルによりテストモ
ードの設定・解除を行うことができる。このため、テス
トモードの設定・解除を制御するための専用テスト端子
が必要ないため半導体集積回路のパッケージ端子数を最
小限に抑えることができること、あるいは半導体集積回
路の単体検査において入力端子に複雑な条件を設定する
必要がないため、検査効率の向上を図ることができる効
果がある。さらに電源電圧をパルス的に動作電圧以上に
上昇することによりテストモードの設定を行うため、テ
ストモード設定後は電源電圧を高いレベルに保持する必
要がなく、このためテストモードにおいて、電源電圧を
動作条件内で変化したテストが可能となる。
第１図は本発明の半導体集積回路のブロック図、第２図
はタイミング図である。 ■・・・・・・電源電圧検出回路、２・・・・・・制御
信号、３・・・・・・テスト回路活性化信号発生回路、
４・・・・・・テスト回路活性化信号、５・・・・・・
内部回路。 代理人 弁理士 内 原 音
はタイミング図である。 ■・・・・・・電源電圧検出回路、２・・・・・・制御
信号、３・・・・・・テスト回路活性化信号発生回路、
４・・・・・・テスト回路活性化信号、５・・・・・・
内部回路。 代理人 弁理士 内 原 音
Claims (1)
- 半導体集積回路において、電源用端子に印加される電
圧を検出する回路と、電源電圧検出回路からの制御信号
を受けて内部回路の一部もしくは全部を特定の動作状態
に切り換える動作確認信号発生回路とを含むことを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63008751A JPH01183148A (ja) | 1988-01-18 | 1988-01-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63008751A JPH01183148A (ja) | 1988-01-18 | 1988-01-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01183148A true JPH01183148A (ja) | 1989-07-20 |
Family
ID=11701632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63008751A Pending JPH01183148A (ja) | 1988-01-18 | 1988-01-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01183148A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03261878A (ja) * | 1990-03-12 | 1991-11-21 | Canon Inc | 電子機器 |
| JPH06102309A (ja) * | 1992-08-04 | 1994-04-15 | Internatl Business Mach Corp <Ibm> | ＢｉＣＭＯＳ集積回路の試験検出・遮断回路および方法 |
| JP2009266877A (ja) * | 2008-04-22 | 2009-11-12 | Toppan Printing Co Ltd | 半導体評価回路及び半導体評価方法 |
-
1988
- 1988-01-18 JP JP63008751A patent/JPH01183148A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03261878A (ja) * | 1990-03-12 | 1991-11-21 | Canon Inc | 電子機器 |
| JPH06102309A (ja) * | 1992-08-04 | 1994-04-15 | Internatl Business Mach Corp <Ibm> | ＢｉＣＭＯＳ集積回路の試験検出・遮断回路および方法 |
| JP2009266877A (ja) * | 2008-04-22 | 2009-11-12 | Toppan Printing Co Ltd | 半導体評価回路及び半導体評価方法 |
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