JPH01184871A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01184871A JPH01184871A JP63005757A JP575788A JPH01184871A JP H01184871 A JPH01184871 A JP H01184871A JP 63005757 A JP63005757 A JP 63005757A JP 575788 A JP575788 A JP 575788A JP H01184871 A JPH01184871 A JP H01184871A
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- JP
- Japan
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- potential
- epitaxial layer
- region
- semiconductor device
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 239000004020 conductor Substances 0.000 claims 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- 239000012535 impurity Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
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- 238000002347 injection Methods 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に高耐圧半導体装置に関
する。
する。
第３図は従来の高耐圧半導体装置の構造を示す部分断面
図で、例えば、高電位のＰ型拡散抵抗領域７と低電位の
Ｐ＋型拡散絶縁領域８との間のＮ−エピタキシャル層１
の表面を絶縁膜４を介し高電位Ｐ型拡散抵抗領域７と同
一電位の高電位アルミ配線９で被覆する構造がとられて
いる。
図で、例えば、高電位のＰ型拡散抵抗領域７と低電位の
Ｐ＋型拡散絶縁領域８との間のＮ−エピタキシャル層１
の表面を絶縁膜４を介し高電位Ｐ型拡散抵抗領域７と同
一電位の高電位アルミ配線９で被覆する構造がとられて
いる。
このように従来の半導体装置では、互いに隣り合う高電
位Ｐ型領域と低電位Ｐ型領域との間のＮ型エピタキシャ
ル層表面に高電位Ｐ型領域と接続するアルミ配線を延在
させることによって高耐圧化が図られているが、高耐圧
化がより一層進むにつれてエピタキシャル層の濃度が低
くなり、表面がイオンの影響を受は反転し易くなるので
、これを防止するため高電位アルミ配線のオーバラップ
量も増大する傾向にある。しかし、他方では高電位Ｐ型
領域に接続されているアルミ配線のオーバラップ量が増
加することでＮ型エピタキシャル層表面の空乏層の拡が
りが制限されるようになるので、反って高耐圧素子が得
られ難くなる。従って、これに対応するためには、チッ
プ・サイズが大型化する不利益を覚悟しても高電位Ｐ型
領域と低電位Ｐ型領域との間を十分に離さなければなら
ないこととなる。しかしながら、横型ｐｎｐトランジス
タのように高ｈＰＥが元々得にくい素子構造では、難す
必要があるとは言っても高電位にあるＰ型頭域（エミッ
タ）と低電位にあるＰ型頭域（コレクタ）間をそれ程離
すことはできない。従って、横型ｐｎｐ）ランジスタの
場合はこれら２つの条件の間で妥協がはかれることとな
るが、−般には、高電位Ｐ型領域（エミッタ）の不純物
濃度を高くしてエミッタ注入効率をあげる必要が生じる
ので拡散工程を増やす不利益が加わる。すなわち、従来
の半導体装置では高耐圧化がすす６程チップ面積が広く
なり、また拡散工程も増える不利益が伴なうので、コス
ト高を招く欠点がある。
位Ｐ型領域と低電位Ｐ型領域との間のＮ型エピタキシャ
ル層表面に高電位Ｐ型領域と接続するアルミ配線を延在
させることによって高耐圧化が図られているが、高耐圧
化がより一層進むにつれてエピタキシャル層の濃度が低
くなり、表面がイオンの影響を受は反転し易くなるので
、これを防止するため高電位アルミ配線のオーバラップ
量も増大する傾向にある。しかし、他方では高電位Ｐ型
領域に接続されているアルミ配線のオーバラップ量が増
加することでＮ型エピタキシャル層表面の空乏層の拡が
りが制限されるようになるので、反って高耐圧素子が得
られ難くなる。従って、これに対応するためには、チッ
プ・サイズが大型化する不利益を覚悟しても高電位Ｐ型
領域と低電位Ｐ型領域との間を十分に離さなければなら
ないこととなる。しかしながら、横型ｐｎｐトランジス
タのように高ｈＰＥが元々得にくい素子構造では、難す
必要があるとは言っても高電位にあるＰ型頭域（エミッ
タ）と低電位にあるＰ型頭域（コレクタ）間をそれ程離
すことはできない。従って、横型ｐｎｐ）ランジスタの
場合はこれら２つの条件の間で妥協がはかれることとな
るが、−般には、高電位Ｐ型領域（エミッタ）の不純物
濃度を高くしてエミッタ注入効率をあげる必要が生じる
ので拡散工程を増やす不利益が加わる。すなわち、従来
の半導体装置では高耐圧化がすす６程チップ面積が広く
なり、また拡散工程も増える不利益が伴なうので、コス
ト高を招く欠点がある。
本発明の目的は、上記の情況に鑑み、チップ・サイズの
大型化または拡散工程の増大を伴なうことなき高耐圧化
手段を備えた半導体装置を提供することである。
大型化または拡散工程の増大を伴なうことなき高耐圧化
手段を備えた半導体装置を提供することである。
本発明によれば、Ｎ型エピタキシャル層内に互いに隣り
合う高電位Ｐ型領域と低電位Ｐ型領域とを有する半導体
装置は、前記高電位Ｐ型領域と低電位Ｐ型領域の離間領
域におけるＮ型エピタキシャル層の表面を絶縁膜を介し
前記Ｎ型エピタキシャル層と同一電位の導体膜で被覆す
ることを含んで構成される。
合う高電位Ｐ型領域と低電位Ｐ型領域とを有する半導体
装置は、前記高電位Ｐ型領域と低電位Ｐ型領域の離間領
域におけるＮ型エピタキシャル層の表面を絶縁膜を介し
前記Ｎ型エピタキシャル層と同一電位の導体膜で被覆す
ることを含んで構成される。
以下図面を参照して本発明の詳細な説明する。
第１図は本発明を横型ｐｎｐトランジスタに実施した場
合の一実施例を示す半導体装置の断面図である。本実施
例によれば、横型ｐｎｐトランジスタは、ベース領域を
形成するＮ型エピタキシャル層１と、エミッタおよびコ
レクタ領域をそれぞれ形成するＰ＋型領域２および３と
、これら高電位、低電位の関係にある２つのＰ＋型領域
２．３間のＮ型エピタキシャル層１の表面を絶縁膜４を
介して被覆するエピタキシャル層１と同電位のアルミ膜
５とを含む。ここで、６および８はそれぞれコンタクト
用Ｎ＋層およびＰ＋型拡散絶縁領域を示す。
合の一実施例を示す半導体装置の断面図である。本実施
例によれば、横型ｐｎｐトランジスタは、ベース領域を
形成するＮ型エピタキシャル層１と、エミッタおよびコ
レクタ領域をそれぞれ形成するＰ＋型領域２および３と
、これら高電位、低電位の関係にある２つのＰ＋型領域
２．３間のＮ型エピタキシャル層１の表面を絶縁膜４を
介して被覆するエピタキシャル層１と同電位のアルミ膜
５とを含む。ここで、６および８はそれぞれコンタクト
用Ｎ＋層およびＰ＋型拡散絶縁領域を示す。
本実施例によれば、アルミ膜５は直下のＮ型エピタキシ
ャル層１の界面電位をエピタキシャル層１自身の電位で
制御するので、２つのＰ＋型領域２．３間における寄生
チャネルの発生および空乏層の延びの制限を有効に防止
することができる。
ャル層１の界面電位をエピタキシャル層１自身の電位で
制御するので、２つのＰ＋型領域２．３間における寄生
チャネルの発生および空乏層の延びの制限を有効に防止
することができる。
従って、エミッタ、コレクタ間を必要以上に離間するこ
となく、また、エミッタの不純物濃度を必要以上に高め
ることなく横型ｐｎｐ）ランジスタの高耐圧化を実現す
ることができる。
となく、また、エミッタの不純物濃度を必要以上に高め
ることなく横型ｐｎｐ）ランジスタの高耐圧化を実現す
ることができる。
第２図は本発明をＰ型拡散抵抗領域とＰ１型拡散絶縁領
域間に実施した場合の一実施例を示す半導体装置の断面
図である。本実施例によれば、高電位にあるＰ＋拡散抵
抗領域７と低電位にあるＰ＋型拡散絶縁領域１８との間
のＮ型エピタキシャル層１の表面は、絶縁膜４を介して
Ｎ型エピタキシャル層と同電位のアルミ膜５で被覆され
る。
域間に実施した場合の一実施例を示す半導体装置の断面
図である。本実施例によれば、高電位にあるＰ＋拡散抵
抗領域７と低電位にあるＰ＋型拡散絶縁領域１８との間
のＮ型エピタキシャル層１の表面は、絶縁膜４を介して
Ｎ型エピタキシャル層と同電位のアルミ膜５で被覆され
る。
ここで、６は前実施例と同じくコンタクト用Ｎ“層を示
す。
す。
本実施例の場合もアルミ膜５は２つのＰ１型領域７，８
間における寄生チャネルの発生および空乏層の延びの制
限を有効に防止するので、チップ、サイズの大型化を伴
うことなく一半導体装置の高耐圧化を達成し得る。
間における寄生チャネルの発生および空乏層の延びの制
限を有効に防止するので、チップ、サイズの大型化を伴
うことなく一半導体装置の高耐圧化を達成し得る。
以上詳細に説明したように、本発明によれば、きわめて
単純な手段により２つのＰ型領域間の耐圧を向上せしめ
得るので、チップ面積を大きくすることなく半導体装置
の高耐圧化を達成することが可能である。特に横型ｐｎ
ｐ）ランジスタの場合にはエミッタ、コレクタ間を必要
以上に離間することなく、また、エミッタの不純物濃度
を必要以上に高めることなくその高耐圧化が実現できる
ので、横型ｐｎｐ）ランジスタを含む半導体装置に実施
すればその高耐圧化に顕著なる効果を奏し得る。
単純な手段により２つのＰ型領域間の耐圧を向上せしめ
得るので、チップ面積を大きくすることなく半導体装置
の高耐圧化を達成することが可能である。特に横型ｐｎ
ｐ）ランジスタの場合にはエミッタ、コレクタ間を必要
以上に離間することなく、また、エミッタの不純物濃度
を必要以上に高めることなくその高耐圧化が実現できる
ので、横型ｐｎｐ）ランジスタを含む半導体装置に実施
すればその高耐圧化に顕著なる効果を奏し得る。
【図面の簡単な説明】
第１図は本発明を横型ｐｎｐトランジスタに実施した場
合の一実施例を示す半導体装置の断面図、第２図は本発
明をＰ型拡散抵抗領域とＰ“型拡散絶縁領域間に実施し
た場合の一実施例を示す半導体装置の断面図、第３図は
従来の高耐圧半導体装置の構造を示す部分断面図である
。 １・・・Ｎ型エピタキシャル層、２・・・Ｐ＋型拡散層
（エミッタ）、３・・・Ｐ＋型拡散層（コレクタ）、４
・・・絶縁膜、５・・・アルミ膜、６・・・コンタクト
用Ｎ＋層、７・・・Ｐ型拡散抵抗領域、８・・・Ｐ＋型
拡散絶縁領域。
合の一実施例を示す半導体装置の断面図、第２図は本発
明をＰ型拡散抵抗領域とＰ“型拡散絶縁領域間に実施し
た場合の一実施例を示す半導体装置の断面図、第３図は
従来の高耐圧半導体装置の構造を示す部分断面図である
。 １・・・Ｎ型エピタキシャル層、２・・・Ｐ＋型拡散層
（エミッタ）、３・・・Ｐ＋型拡散層（コレクタ）、４
・・・絶縁膜、５・・・アルミ膜、６・・・コンタクト
用Ｎ＋層、７・・・Ｐ型拡散抵抗領域、８・・・Ｐ＋型
拡散絶縁領域。
Claims (1)
- Ｎ型エピタキシャル層内に互いに隣り合う高電位Ｐ型
領域と低電位Ｐ型領域とを有する半導体装置において、
前記高電位Ｐ型領域と低電位Ｐ型領域の離間領域におけ
るＮ型エピタキシャル層の表面を絶縁膜を介し前記Ｎ型
エピタキシャル層と同一電位の導体膜で被覆することを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63005757A JPH01184871A (ja) | 1988-01-13 | 1988-01-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63005757A JPH01184871A (ja) | 1988-01-13 | 1988-01-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01184871A true JPH01184871A (ja) | 1989-07-24 |
Family
ID=11619991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63005757A Pending JPH01184871A (ja) | 1988-01-13 | 1988-01-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01184871A (ja) |
-
1988
- 1988-01-13 JP JP63005757A patent/JPH01184871A/ja active Pending
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