JPH01184927A - 大面積半導体基板の製造方法 - Google Patents
大面積半導体基板の製造方法Info
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- JPH01184927A JPH01184927A JP992288A JP992288A JPH01184927A JP H01184927 A JPH01184927 A JP H01184927A JP 992288 A JP992288 A JP 992288A JP 992288 A JP992288 A JP 992288A JP H01184927 A JPH01184927 A JP H01184927A
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- thin film
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- silicon wafer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
大面積の半導体基板の製造方法に関し。
ウェハ規模より大きな寸法を有する半導体基板を提供可
能とすることを目的とし。
能とすることを目的とし。
シリコンウェハにに炭化珪素薄膜をエピタキシャル成長
させ、該シリコンウェハより大きな寸法を有する基板上
に該炭化珪素薄膜が接するようにして複数の該シリコン
ウェハを敷き詰めたのち該基板とシリコンウェハを接合
し、該基板と接合された該シリコンウェハを選択的にエ
ツチングして除去することにより該基板上に該炭化珪素
薄膜を表出させることから構成される。
させ、該シリコンウェハより大きな寸法を有する基板上
に該炭化珪素薄膜が接するようにして複数の該シリコン
ウェハを敷き詰めたのち該基板とシリコンウェハを接合
し、該基板と接合された該シリコンウェハを選択的にエ
ツチングして除去することにより該基板上に該炭化珪素
薄膜を表出させることから構成される。
本発明はウェハ規模より大きな寸法を有する大面積の半
導体基板の製造方法に関する。
導体基板の製造方法に関する。
半導体集積回路の製造に用いられる半導体基板は大規模
化の一途をたどっている。この理由は。
化の一途をたどっている。この理由は。
大面積・大口径のウェハを用いることによって同一工程
数でより多くの集積回路チップの製造が可能であるとい
う、生産性の向上を目的としたものである。従来から、
最も大規模のウェハが得られる方法として引き上げ法（
ＣＺ法）が用いられ、これにより直径８インチないし１
２インチのウェハが製造されている。
数でより多くの集積回路チップの製造が可能であるとい
う、生産性の向上を目的としたものである。従来から、
最も大規模のウェハが得られる方法として引き上げ法（
ＣＺ法）が用いられ、これにより直径８インチないし１
２インチのウェハが製造されている。
しかしながら、ＣＺ法では、大口径（大面積）のウェハ
を製造するための設備が巨大化する。また。
を製造するための設備が巨大化する。また。
ＣＺ法により製造されるウェハの口径は単結晶育成時の
引き上げ速度に依存し、大口径になるほど引き上げ速度
を遅くする必要があるが、引き上げ速度が遅くなると結
晶内の欠陥が増加する傾向があるために、良質の準結晶
を得ることが困難になる。
引き上げ速度に依存し、大口径になるほど引き上げ速度
を遅くする必要があるが、引き上げ速度が遅くなると結
晶内の欠陥が増加する傾向があるために、良質の準結晶
を得ることが困難になる。
しかし、ＣＺ法に代わってより大面積のウェハを効率よ
く製造できる可能性のある方法は現在のところ見当たら
ない。
く製造できる可能性のある方法は現在のところ見当たら
ない。
本発明は現状のウェハ規模より大きな寸法を有する大面
積の半導体基板を提供可能とすることを主な目的とする
。
積の半導体基板を提供可能とすることを主な目的とする
。
上記の目的は、半導体ウェハ規模の寸法を有する第１の
基板上に該第１の基板をエツチング除去するに際してエ
ツチングされない半導体材料から成る単結晶半導体層を
形成する工程と、該第１の基板をエツチング除去するに
際してエツチングされ難い材料から成り且つ該第１の基
板寸法より大きな寸法を有する第２の基板上に複数の該
第１の基板をそれぞれに形成されている該単結晶半導体
層が該第２の基板に接するようにして敷き詰めたのち該
第１および第２の基板を接合する工程と１該第２の基板
と接合された該第１の基板を選択的にエツチング除去し
て該第２の基板上に該単結晶半導体層を表出させる工程
を含むことを特徴とする１本発明に係る大面禎半ｍ体基
板の製造方法によって達成される。
基板上に該第１の基板をエツチング除去するに際してエ
ツチングされない半導体材料から成る単結晶半導体層を
形成する工程と、該第１の基板をエツチング除去するに
際してエツチングされ難い材料から成り且つ該第１の基
板寸法より大きな寸法を有する第２の基板上に複数の該
第１の基板をそれぞれに形成されている該単結晶半導体
層が該第２の基板に接するようにして敷き詰めたのち該
第１および第２の基板を接合する工程と１該第２の基板
と接合された該第１の基板を選択的にエツチング除去し
て該第２の基板上に該単結晶半導体層を表出させる工程
を含むことを特徴とする１本発明に係る大面禎半ｍ体基
板の製造方法によって達成される。
現在入手できるシリコンウェハの一表面に９例えば炭化
珪素（ＳｉＣ）薄膜をエピタキシャル成長させ、シリコ
ンウェハより大きな寸法を有するガラス板等の基板上に
複数のシリコンウェハを、前記ＳｉＣ薄膜が接するよう
にして敷き詰めたのち基板とシリコンウェハを接合して
からシリコンウェハを選択的にエツチング除去し、 Ｓ
ｉＣ薄膜を表出させる。このようにして、各々がエピタ
キシャル成長ＳｉＣ″ａ膜から成る単結晶半導体層が密
接して表面に複数配置された基板が作製される。この基
板はＳｏｌ構造を有している。また、現在実用化されて
いる集積回路用ウェハよりさらに大面積の集積回路用基
板を提供することができる。
珪素（ＳｉＣ）薄膜をエピタキシャル成長させ、シリコ
ンウェハより大きな寸法を有するガラス板等の基板上に
複数のシリコンウェハを、前記ＳｉＣ薄膜が接するよう
にして敷き詰めたのち基板とシリコンウェハを接合して
からシリコンウェハを選択的にエツチング除去し、 Ｓ
ｉＣ薄膜を表出させる。このようにして、各々がエピタ
キシャル成長ＳｉＣ″ａ膜から成る単結晶半導体層が密
接して表面に複数配置された基板が作製される。この基
板はＳｏｌ構造を有している。また、現在実用化されて
いる集積回路用ウェハよりさらに大面積の集積回路用基
板を提供することができる。
以下本発明の実施例を図面を参照して説明する。
第１図は本発明の詳細な説明するための斜視図である。
まず、後述するようにしてエピタキシャル成長した厚さ
３０００人程度のＳｉＣ（Ｅｐｉ−ＳｉＣ）薄膜ｌが形
成さたシリコンウェハ２を複数枚、同図（ａ）に示すよ
うに１例えばＢＰＳＧ （硼燐珪酸ガラス）から成る基
板３上に、 Ｅｐｉ−５ｉＣ＠、膜ｌが基板３に接する
ようにして、隙間なく敷き詰めたのち、シリコンウェハ
２と基板３を加熱してシリコンウェハ２と基板３を接合
する。次いでシリコンウェハ２をエツチング等により選
択的に除去すると、同図（ｂ）に示すように＋ Ｅｐｔ
−５＋Ｃ薄膜１が基板３上に残される。
３０００人程度のＳｉＣ（Ｅｐｉ−ＳｉＣ）薄膜ｌが形
成さたシリコンウェハ２を複数枚、同図（ａ）に示すよ
うに１例えばＢＰＳＧ （硼燐珪酸ガラス）から成る基
板３上に、 Ｅｐｉ−５ｉＣ＠、膜ｌが基板３に接する
ようにして、隙間なく敷き詰めたのち、シリコンウェハ
２と基板３を加熱してシリコンウェハ２と基板３を接合
する。次いでシリコンウェハ２をエツチング等により選
択的に除去すると、同図（ｂ）に示すように＋ Ｅｐｔ
−５＋Ｃ薄膜１が基板３上に残される。
Ｅｐｉ−５ｉＣ薄膜１に対して不純物の注入、絶縁層お
よび電極・配線層の形成、エツチング等の処理を行って
集積回路を形成することができるので。
よび電極・配線層の形成、エツチング等の処理を行って
集積回路を形成することができるので。
Ｅｐｉ−ＳｉＣ″ＦＪ膜１が形成された基板３を大面積
の半導体基板として用いることができる。
の半導体基板として用いることができる。
上記のようにして得られる大面積半導体基板は５０１（
Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ） と同
等の構造を有しており、高性能で大集積度の半導体集積
回路を製造できる利点がある。基板３上に配置されてい
る各Ｅｐｉ−ＳｉＣ薄膜１間の境界に隙間が存在し、
Ｅｐｉ−３ｉＣ薄膜１表面と基板３上面と段差が生じる
場合があるが、この段差は高々１Ｅｐｉ−５ｉＣ薄膜ｌ
の膜厚３０００人程度であるので、異なるＥｐｉ−５ｉ
Ｃ薄膜１に形成された集積回路間を相互接続する配線が
前記段差部分に形成されても問題はない。
Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ） と同
等の構造を有しており、高性能で大集積度の半導体集積
回路を製造できる利点がある。基板３上に配置されてい
る各Ｅｐｉ−ＳｉＣ薄膜１間の境界に隙間が存在し、
Ｅｐｉ−３ｉＣ薄膜１表面と基板３上面と段差が生じる
場合があるが、この段差は高々１Ｅｐｉ−５ｉＣ薄膜ｌ
の膜厚３０００人程度であるので、異なるＥｐｉ−５ｉ
Ｃ薄膜１に形成された集積回路間を相互接続する配線が
前記段差部分に形成されても問題はない。
第２図はＥｐｉ−５ｉＣ薄膜１が生成されたシリコンウ
ェハ２の断面図である。シリコンウェハ２上にＳｉＣ薄
膜をエピタキシャル成長させることについては１本出願
人により出願されている方法を用いればよい。（特開昭
６２−１５５５１２．昭和６２年０７月１０日付、特開
昭６２−１６３３７０．昭和６２年０７月２０日付、特
願昭６１−１６７８２３．昭和６１年年子７月１日付）
要約すれば、ｉｌ常の減圧ＣＶＤ （化学気相堆積）装
置を用い１例えば５ｉｌｌＣｈ （）リクロロシラン）
とＣ３Ｈ８（プロパン）を、減圧下において１０００℃
、程度に加熱されたシリコンウェハの表面で反応させる
ことにより、シリコンウェハ表面に単結晶ＳｉＣ膜が成
長する。
ェハ２の断面図である。シリコンウェハ２上にＳｉＣ薄
膜をエピタキシャル成長させることについては１本出願
人により出願されている方法を用いればよい。（特開昭
６２−１５５５１２．昭和６２年０７月１０日付、特開
昭６２−１６３３７０．昭和６２年０７月２０日付、特
願昭６１−１６７８２３．昭和６１年年子７月１日付）
要約すれば、ｉｌ常の減圧ＣＶＤ （化学気相堆積）装
置を用い１例えば５ｉｌｌＣｈ （）リクロロシラン）
とＣ３Ｈ８（プロパン）を、減圧下において１０００℃
、程度に加熱されたシリコンウェハの表面で反応させる
ことにより、シリコンウェハ表面に単結晶ＳｉＣ膜が成
長する。
第３図はシリコンウェハ２を基板３に配置し。
シリコンウェハ２を除去するまでの工程を示す断面図で
あって、まず、同図（ａ）に示すように、前記Ｂ１”Ｓ
Ｇあるいは低濃度の不純物を含んだ石英から成る大面積
の基板３を用意する。次いで同図（ｂ）に示すように、
基板３上に、上記のようにしてＥｐｉ−５ｉＣ薄膜ｌが
生成されたシリコンウェハ２を、 Ｅｐｉ−５ｉＣ薄膜
ｌを下向きにして配列する。この場合。
あって、まず、同図（ａ）に示すように、前記Ｂ１”Ｓ
Ｇあるいは低濃度の不純物を含んだ石英から成る大面積
の基板３を用意する。次いで同図（ｂ）に示すように、
基板３上に、上記のようにしてＥｐｉ−５ｉＣ薄膜ｌが
生成されたシリコンウェハ２を、 Ｅｐｉ−５ｉＣ薄膜
ｌを下向きにして配列する。この場合。
各々のシリコンウェハ２は長方形であるのが便利である
が、必ずしも長方形に限らず菱形でもよく。
が、必ずしも長方形に限らず菱形でもよく。
互いに密接するように配列することができるものであれ
ば、その他の非対称な形状でも差支えない。
ば、その他の非対称な形状でも差支えない。
通常、シリコンウェハはほぼ円形であるので、これを上
記のような長方形等に加工するのは、 Ｅｐｉ−３ｉＣ
ａ膜１を生成する前後いずれでもよい。
記のような長方形等に加工するのは、 Ｅｐｉ−３ｉＣ
ａ膜１を生成する前後いずれでもよい。
第３図（ｂｌのようにシリコンウェハ２が配列された状
態で、基板３が軟化的める程度の温度に加熱する。この
温度は、 ＢＰＳＧから成る基板３の場合には、最低約
５００℃で可能であり、低濃度の不純物を含んだ石英か
ら成る基板３の場合には９例えば約１２００℃である。
態で、基板３が軟化的める程度の温度に加熱する。この
温度は、 ＢＰＳＧから成る基板３の場合には、最低約
５００℃で可能であり、低濃度の不純物を含んだ石英か
ら成る基板３の場合には９例えば約１２００℃である。
その結果、シリコンウェハ２と１ｉ３は密着して接合さ
れる。
れる。
次いで、基板３に接合されたシリコンウェハ２を、まず
機械的研磨法により２００μｍ程度の厚さまで薄＜シ、
さらに残留するシリコンウェハ２を。
機械的研磨法により２００μｍ程度の厚さまで薄＜シ、
さらに残留するシリコンウェハ２を。
水酸化カリウム（ＫＯｌｌ）の水溶液、あるいは、弗酸
（ＩＩＦ）と硝酸（ＨＮＯ３）の混合液等の公知のエツ
チング液中に浸漬して溶解する。Ｅｐｉ−ＳｉＣＷｔ膜
Ｉはこのエツチング液に溶解しないので、第３図（Ｃ１
に示すように、基板３に接合されたまま残る。
（ＩＩＦ）と硝酸（ＨＮＯ３）の混合液等の公知のエツ
チング液中に浸漬して溶解する。Ｅｐｉ−ＳｉＣＷｔ膜
Ｉはこのエツチング液に溶解しないので、第３図（Ｃ１
に示すように、基板３に接合されたまま残る。
上記にようにして５通常のシリコンウェハの数ないし１
０倍程度の大面積を有する絶縁性の基板３上に形成され
たＥｐｉ−ＳｉＣ薄膜１を単結晶半扉体層とする大面積
の半寡体基板が得られる。このＥｐｉ−５ｉＣ薄膜１に
１通常の集積回路製造工程に準じて集積回路を形成する
。
０倍程度の大面積を有する絶縁性の基板３上に形成され
たＥｐｉ−ＳｉＣ薄膜１を単結晶半扉体層とする大面積
の半寡体基板が得られる。このＥｐｉ−５ｉＣ薄膜１に
１通常の集積回路製造工程に準じて集積回路を形成する
。
一方、基板３に接合される前のシリコンウェハ２におけ
るＥｐｉ−３ｉＣ薄膜１に、集積回路を形成するための
処理を前取って施しておくことも可能である。このよう
な処理の例を第４図を用いて説明する。
るＥｐｉ−３ｉＣ薄膜１に、集積回路を形成するための
処理を前取って施しておくことも可能である。このよう
な処理の例を第４図を用いて説明する。
第４図（ａ）を参照して、シリコンウェハ２上に生成さ
れたＥｐｉ−５ｉＣ＠膜１上に、所定領域に開口が設け
られたレジストマスク５を形成し、該開口内に露出する
Ｅｐｉ−５ｉＣ薄膜ｌに対して、イオン注入等の公知の
方法を用いて・不純物を注入し、さらに熱処理をほどこ
して不純物注入層６を形成する。
れたＥｐｉ−５ｉＣ＠膜１上に、所定領域に開口が設け
られたレジストマスク５を形成し、該開口内に露出する
Ｅｐｉ−５ｉＣ薄膜ｌに対して、イオン注入等の公知の
方法を用いて・不純物を注入し、さらに熱処理をほどこ
して不純物注入層６を形成する。
この不純物注入層は、不純物注入層６１のように。
シリコンウェハ２に達する深さに形成することもできる
。このような深い不純物注入層６１は、後にシリコンウ
ェハ２が基板３ （図示省略）と接合され９選択的に除
去された際に表出するＥｐｉ−ＳｉＣ薄膜１面における
コンタクト領域として利用できる。
。このような深い不純物注入層６１は、後にシリコンウ
ェハ２が基板３ （図示省略）と接合され９選択的に除
去された際に表出するＥｐｉ−ＳｉＣ薄膜１面における
コンタクト領域として利用できる。
一般に、このような用途の不純物注入層６１には。
高濃度の不純物を注入しておく。
次いで、第４図Ｔｂ）を参照して、上記のようにして不
純物注入層６等が形成されたＥｐｉ−５ｉＣ薄膜ｌ上に
１例えば公知のＣＶＤ技術を用いて、 ５ｉ０２等の絶
縁層７を形成おいてもよい。さらに、絶縁層７上に、所
定領域に開口が設けられたレジストマスク８を形成し、
該開口内に露出している絶縁層７をエツチング除去して
不純物注入層６等に対するコンタクト孔を形成すること
もできる。
純物注入層６等が形成されたＥｐｉ−５ｉＣ薄膜ｌ上に
１例えば公知のＣＶＤ技術を用いて、 ５ｉ０２等の絶
縁層７を形成おいてもよい。さらに、絶縁層７上に、所
定領域に開口が設けられたレジストマスク８を形成し、
該開口内に露出している絶縁層７をエツチング除去して
不純物注入層６等に対するコンタクト孔を形成すること
もできる。
また、第４図［Ｃ）を参照して、シリコンウェハ２上の
Ｅｐｉ−３ｉＣ薄膜ｌをレジストマスク９により選択的
にマスクし、露出部分のＩＥｐｉ−ＳｉＣ薄膜薄膜台例
えば５ｉＣ１４（四塩化珪素）とＣｌ２（塩素）の混合
ガスを用いる公知の異方性ドライエツチングにより選択
的にエツチングしておくこともできる。さらに、レジス
トマスク９を除去したのち、 ＩＥｐｉ−ＳｉＣ薄膜薄
膜台ける選択的エツチングされた部分に。
Ｅｐｉ−３ｉＣ薄膜ｌをレジストマスク９により選択的
にマスクし、露出部分のＩＥｐｉ−ＳｉＣ薄膜薄膜台例
えば５ｉＣ１４（四塩化珪素）とＣｌ２（塩素）の混合
ガスを用いる公知の異方性ドライエツチングにより選択
的にエツチングしておくこともできる。さらに、レジス
トマスク９を除去したのち、 ＩＥｐｉ−ＳｉＣ薄膜薄
膜台ける選択的エツチングされた部分に。
第４図ｆｄ）に示すように、別の半導体層１０をエピタ
キシャル成長させてもよい。
キシャル成長させてもよい。
さらにまた、第４図（ｅｌを参照して、前記のようにし
て不純物注入層６および６１が形成されたＥｐｉ−５ｉ
Ｃ薄膜１上の所定領域に１通常の集積回路製造工程と同
様にして、ゲート電極１１およびゲート絶縁層１２を形
成してＭＯＳ Ｉ−ランジスタ構造を形成してもよい。
て不純物注入層６および６１が形成されたＥｐｉ−５ｉ
Ｃ薄膜１上の所定領域に１通常の集積回路製造工程と同
様にして、ゲート電極１１およびゲート絶縁層１２を形
成してＭＯＳ Ｉ−ランジスタ構造を形成してもよい。
さらに、 Ｅｐｔ−ＳｉＣ薄膜１およびゲート電極１１
上に層間絶縁層１３を形成し１層間絶縁層１３の所定位
置にコンタクト孔を設けたのち、前記ＨＯ５）ランジス
タのドレインを構成する不純物注入層６とコンタクト領
域を構成する不純物注入層６Ｉとを接続するための８例
えばタングステン（−）、金（Ａｕ）または銅（Ｃｕ）
、あるいは、高融点金属のシリサイドから成る配線Ｊｉ
１４を層間絶縁層１３上に形成しておいてもよい。
上に層間絶縁層１３を形成し１層間絶縁層１３の所定位
置にコンタクト孔を設けたのち、前記ＨＯ５）ランジス
タのドレインを構成する不純物注入層６とコンタクト領
域を構成する不純物注入層６Ｉとを接続するための８例
えばタングステン（−）、金（Ａｕ）または銅（Ｃｕ）
、あるいは、高融点金属のシリサイドから成る配線Ｊｉ
１４を層間絶縁層１３上に形成しておいてもよい。
第４図（ａｌあるいは（ｅ）に示すように、シリコンウ
ェハ２上のＦ、ｐｉ−３ｉＣ薄膜１にあらかじめ深い不
純物注入層６１が形成されている場合、シリコンウェハ
２を基Ｆｉ、３と接合したのち選択的に除去することに
より表出されたＥｐｉ−３ｉＣ薄膜１表面には、不純物
注入層６１が露出している。このような不純物注入層６
１間に、第５図に示すように９例えばＡｔ（アルミニラ
ｌ、）層から成る配線［１５を設けることにより、同一
または異なるＥｐｉ−５ｉＣ薄膜１に形成されている回
路素子あるいは集積回路（いずれも図示省略）を相互接
続することができる。
ェハ２上のＦ、ｐｉ−３ｉＣ薄膜１にあらかじめ深い不
純物注入層６１が形成されている場合、シリコンウェハ
２を基Ｆｉ、３と接合したのち選択的に除去することに
より表出されたＥｐｉ−３ｉＣ薄膜１表面には、不純物
注入層６１が露出している。このような不純物注入層６
１間に、第５図に示すように９例えばＡｔ（アルミニラ
ｌ、）層から成る配線［１５を設けることにより、同一
または異なるＥｐｉ−５ｉＣ薄膜１に形成されている回
路素子あるいは集積回路（いずれも図示省略）を相互接
続することができる。
第６図は本発明の他の実施例を示す断面図であって、前
記と同様に、シリコンウェハ２上にＥｐｉ−ＳｉＣ薄膜
薄膜台成させたのち、 Ｅｐｉ−３ｉＣ薄膜１上に、公
知のＣＶＯ技術を用いて、厚さ０．５μｍ程度の１例え
ばＢＰＳＧ層１６全１６しておく。このようなシリコン
ウェハ２を、第１図と同様に、 ＢＰＳＧ層１６層が基
板３に接するようにして、基板３上に互いに密接に配置
したのち、 ＢＩ’ＳＧ層１６が層化６始める温度で加
熱し、シリコンウェハ２と基板３を接合する。以後前記
実施例と同様にして、シリコンウェハ２を除去する。
記と同様に、シリコンウェハ２上にＥｐｉ−ＳｉＣ薄膜
薄膜台成させたのち、 Ｅｐｉ−３ｉＣ薄膜１上に、公
知のＣＶＯ技術を用いて、厚さ０．５μｍ程度の１例え
ばＢＰＳＧ層１６全１６しておく。このようなシリコン
ウェハ２を、第１図と同様に、 ＢＰＳＧ層１６層が基
板３に接するようにして、基板３上に互いに密接に配置
したのち、 ＢＩ’ＳＧ層１６が層化６始める温度で加
熱し、シリコンウェハ２と基板３を接合する。以後前記
実施例と同様にして、シリコンウェハ２を除去する。
、本実施例によれば、 ＢＰＳＧ層１６全１６コンウェ
ハ２と基板３との接着層として作用するので、 ＢＰＳ
Ｇ層１６全１６を調節することにより、接合時の加熱温
度を所望の温度に変えることができ、また、基板３とし
てアルミナ等の高融点のセラミックを用いることができ
る利点がある。
ハ２と基板３との接着層として作用するので、 ＢＰＳ
Ｇ層１６全１６を調節することにより、接合時の加熱温
度を所望の温度に変えることができ、また、基板３とし
てアルミナ等の高融点のセラミックを用いることができ
る利点がある。
なお、上記実施例においては、シリコンウェハ２上にＥ
ｐｉ−ＳｉＣ薄膜薄膜台成される場合を示したが、シリ
コンウェハ２にダイヤモンド薄膜またはＯＮ （窒化硼
素）薄膜等から成る単結晶半導体層を成長させてもよい
。また、第１の基板はシリコンウェハに限定されず、単
結晶半導体層の生成方法に応じて、他の単結晶性または
非晶質の半導体基板あるいは絶縁性基板を用いることが
できることは言うまでもない。
ｐｉ−ＳｉＣ薄膜薄膜台成される場合を示したが、シリ
コンウェハ２にダイヤモンド薄膜またはＯＮ （窒化硼
素）薄膜等から成る単結晶半導体層を成長させてもよい
。また、第１の基板はシリコンウェハに限定されず、単
結晶半導体層の生成方法に応じて、他の単結晶性または
非晶質の半導体基板あるいは絶縁性基板を用いることが
できることは言うまでもない。
また、 Ｅｐｉ−５ｉＣは耐熱性に優れているとともに
大きな屈折率を有するので、上記の方法により形成され
たＥｐｉ−５ｉＣ薄膜を反射面とする耐熱性で高反射率
の反射鏡を作製できる。このような耐熱性の反射鏡は、
高出力レーザー光やマイクロ波の反射鏡として用いるこ
とができる。
大きな屈折率を有するので、上記の方法により形成され
たＥｐｉ−５ｉＣ薄膜を反射面とする耐熱性で高反射率
の反射鏡を作製できる。このような耐熱性の反射鏡は、
高出力レーザー光やマイクロ波の反射鏡として用いるこ
とができる。
さらにまた９本発明の大面積半導体基板を液晶デイスプ
レィに適用することも可能である。すなわら、基板３と
して透明ガラス板を用い、この上に形成されるＳｉＣ層
の厚さを０．１ないし１μｍと薄くすれば、光透過性の
高い基板が得られる。そして、このＳｉＣ層にトランジ
スタやストライブ状あるいはマトリックス状の回路を形
成しておき。
レィに適用することも可能である。すなわら、基板３と
して透明ガラス板を用い、この上に形成されるＳｉＣ層
の厚さを０．１ないし１μｍと薄くすれば、光透過性の
高い基板が得られる。そして、このＳｉＣ層にトランジ
スタやストライブ状あるいはマトリックス状の回路を形
成しておき。
このような基Ｆｉ、２枚の間に液晶層を挟み込んで液晶
デイスプレィを構成する。その結果、各液晶セルごとに
駆動トランジスタまたはメモリセルあるいはその双方が
配置された液晶デイスプレィが得られる。
デイスプレィを構成する。その結果、各液晶セルごとに
駆動トランジスタまたはメモリセルあるいはその双方が
配置された液晶デイスプレィが得られる。
本発明によれば５通常の半導体ウェハより大寸の５０１
構造の大面積の半導体基板を提供可能とする。この大面
積半導体基板は、半導体集積回路の高性能化・低コスト
化を促進する効果がある他。
構造の大面積の半導体基板を提供可能とする。この大面
積半導体基板は、半導体集積回路の高性能化・低コスト
化を促進する効果がある他。
耐熱性の反射鏡、大面積・高性能の平板型デイスプレィ
型等を例に述べたごとく１種々の応用装置の開発を促進
可能とする効果がある。
型等を例に述べたごとく１種々の応用装置の開発を促進
可能とする効果がある。
第１図は本発明の詳細な説明するための斜視図。
第２図は１Ｅｐｉ−５ｉＣ薄膜が生成されたシリコンウ
ェハの断面図。 第３図はシリコンウェハを基板に配置してから除去する
までの本発明の工程を示す断面図。 第４図はＥｐｉ−３ｉＣ薄膜にあらかじめ施される処理
の例を説明するための断面図。 第５図は基板と接合後に表出されたＥｐｉ−ＳｉＣ薄膜
表面に形成された配線層を示す斜視図。 第６図は本発明の別の実施例を示す断面図である。 図において。 ｌはＥｐｉ−ＳｉＣ薄膜。 ２はシリコンウェハ。 ３は基板。 ５と８と９はレジストマスク。 ６と６１は不純物注入層。 ７は絶縁層。 １０は半導体層。 １１はゲート電極。 １２はゲート絶縁層。 １３は層間絶縁層。 １４と１５は配線層。 １６はＢＰＳＧ層 施される処理ブタ・１ 第 ４ 囚 令発明の別の突流例 者ζ 乙 図
ェハの断面図。 第３図はシリコンウェハを基板に配置してから除去する
までの本発明の工程を示す断面図。 第４図はＥｐｉ−３ｉＣ薄膜にあらかじめ施される処理
の例を説明するための断面図。 第５図は基板と接合後に表出されたＥｐｉ−ＳｉＣ薄膜
表面に形成された配線層を示す斜視図。 第６図は本発明の別の実施例を示す断面図である。 図において。 ｌはＥｐｉ−ＳｉＣ薄膜。 ２はシリコンウェハ。 ３は基板。 ５と８と９はレジストマスク。 ６と６１は不純物注入層。 ７は絶縁層。 １０は半導体層。 １１はゲート電極。 １２はゲート絶縁層。 １３は層間絶縁層。 １４と１５は配線層。 １６はＢＰＳＧ層 施される処理ブタ・１ 第 ４ 囚 令発明の別の突流例 者ζ 乙 図
Claims (1)
- 【特許請求の範囲】 第１の基板上に該第１の基板をエッチング除去するに
際してエッチングされない半導体材料から成る単結晶半
導体層を形成する工程と。 該第１の基板をエッチング除去するに際してエッチング
され難い材料から成り且つ該第１の基板寸法より大きな
寸法を有する第２の基板上に複数の該第１の基板をそれ
ぞれに形成されている該単結晶半導体層が該第２の基板
に接するようにして敷き詰めたのち該第１および第２の
基板を接合する工程と、 該第２の基板と接合された該第１の基板を選択的にエッ
チング除去して該第２の基板上に該単結晶半導体層を表
出させる工程 を含むことを特徴とする大面積半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63009922A JP2560765B2 (ja) | 1988-01-20 | 1988-01-20 | 大面積半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63009922A JP2560765B2 (ja) | 1988-01-20 | 1988-01-20 | 大面積半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01184927A true JPH01184927A (ja) | 1989-07-24 |
| JP2560765B2 JP2560765B2 (ja) | 1996-12-04 |
Family
ID=11733582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63009922A Expired - Lifetime JP2560765B2 (ja) | 1988-01-20 | 1988-01-20 | 大面積半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560765B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000049065A (ja) * | 1998-07-30 | 2000-02-18 | Dowa Mining Co Ltd | 被処理体の処理方法 |
| JP2003257804A (ja) * | 2002-02-27 | 2003-09-12 | Sony Corp | 複合基板および基板製造方法 |
| JP2003324188A (ja) * | 2002-04-30 | 2003-11-14 | Ishikawajima Harima Heavy Ind Co Ltd | 大面積単結晶シリコン基板の製造方法 |
| JP2009033137A (ja) * | 2007-06-28 | 2009-02-12 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JPWO2009011152A1 (ja) * | 2007-07-13 | 2010-09-16 | 国立大学法人東北大学 | Ｓｏｉ基板およびｓｏｉ基板を用いた半導体装置 |
| US7829431B2 (en) | 2007-07-13 | 2010-11-09 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a SOI with plurality of single crystal substrates |
| WO2011158535A1 (ja) * | 2010-06-16 | 2011-12-22 | 住友電気工業株式会社 | 複合基板の製造方法および複合基板 |
| GB2483702A (en) * | 2010-09-17 | 2012-03-21 | Ge Aviat Systems Ltd | Method for the manufacture of a Silicon Carbide, Silicon Oxide interface having reduced interfacial carbon gettering |
| WO2012053254A1 (ja) * | 2010-10-18 | 2012-04-26 | 住友電気工業株式会社 | 炭化珪素基板を有する複合基板の製造方法 |
| WO2012053252A1 (ja) * | 2010-10-18 | 2012-04-26 | 住友電気工業株式会社 | 炭化珪素基板を有する複合基板 |
-
1988
- 1988-01-20 JP JP63009922A patent/JP2560765B2/ja not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7829431B2 (en) | 2007-07-13 | 2010-11-09 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a SOI with plurality of single crystal substrates |
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| GB2483702A (en) * | 2010-09-17 | 2012-03-21 | Ge Aviat Systems Ltd | Method for the manufacture of a Silicon Carbide, Silicon Oxide interface having reduced interfacial carbon gettering |
| WO2012053254A1 (ja) * | 2010-10-18 | 2012-04-26 | 住友電気工業株式会社 | 炭化珪素基板を有する複合基板の製造方法 |
| WO2012053252A1 (ja) * | 2010-10-18 | 2012-04-26 | 住友電気工業株式会社 | 炭化珪素基板を有する複合基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2560765B2 (ja) | 1996-12-04 |
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