JPH04119648A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04119648A JPH04119648A JP24094790A JP24094790A JPH04119648A JP H04119648 A JPH04119648 A JP H04119648A JP 24094790 A JP24094790 A JP 24094790A JP 24094790 A JP24094790 A JP 24094790A JP H04119648 A JPH04119648 A JP H04119648A
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- single crystal
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- film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、特に高耐圧集積回路（以下ＨＶＩＣという
）に適した半導体装置の製造方法に関する。
）に適した半導体装置の製造方法に関する。
第２Ａ図ないし第２Ｌ図は従来のＨＶＩＣの製造工程の
一部を示す断面図であり、以下にその工程について説明
する。
一部を示す断面図であり、以下にその工程について説明
する。
まず、第２Ａ図に示す半導体基板１の表面全体に、第２
Ｂ図に示すように絶縁酸化膜２が形成されたのち、第２
Ｃ図に示す貼り合わせ用の半導体基板３が、第２Ｄ図に
示すように酸化膜２の形成された基板１に熱処理によっ
て貼り付けられる。
Ｂ図に示すように絶縁酸化膜２が形成されたのち、第２
Ｃ図に示す貼り合わせ用の半導体基板３が、第２Ｄ図に
示すように酸化膜２の形成された基板１に熱処理によっ
て貼り付けられる。
つぎに、第２Ｅ図に示すように、貼り付けられた基板３
が所定の厚さになるまで研摩され、基板３及び酸化膜２
の表面全体に、第２Ｆ図に示すように窒化膜４が形成さ
れたのち、第２Ｇ図に示すように基板３の上面の窒化膜
４上に感光性レジスト膜５が塗布形成され、この感光性
レジスト膜５が写真製版・現像処理により第２Ｈ図に示
すように所定パターンにバターニングされて開口が形成
され、第２１図に示すように、基板３の上面の窒化膜４
が感光性レジスト膜５のパターン通りにエツチングされ
て開口に基板３が露出されたのち、第２１図に示すよう
に、感光性レジスト膜５が除去される。
が所定の厚さになるまで研摩され、基板３及び酸化膜２
の表面全体に、第２Ｆ図に示すように窒化膜４が形成さ
れたのち、第２Ｇ図に示すように基板３の上面の窒化膜
４上に感光性レジスト膜５が塗布形成され、この感光性
レジスト膜５が写真製版・現像処理により第２Ｈ図に示
すように所定パターンにバターニングされて開口が形成
され、第２１図に示すように、基板３の上面の窒化膜４
が感光性レジスト膜５のパターン通りにエツチングされ
て開口に基板３が露出されたのち、第２１図に示すよう
に、感光性レジスト膜５が除去される。
そして、第２に図に示すように、基板１，３全体を容器
６に満たされた２０９６のＫＯＨ水溶液７中に浸漬され
、窒化膜４の開口に露出した基板３がメサエッチングさ
れてＶ溝８が形成され、ＫＯＨ水溶液７から基板１．３
が取り出されたのち、基板１，３の周囲の窒化膜４及び
酸化膜２が第２Ｌ図に示すように除去され、基板１と基
板３との間に絶縁酸化膜２が介在し、基板３にＶ溝８を
有する半導体装置が形成され、この半導体装置にデバイ
ス領域が形成され、ＨＶＩＣが作成される。
６に満たされた２０９６のＫＯＨ水溶液７中に浸漬され
、窒化膜４の開口に露出した基板３がメサエッチングさ
れてＶ溝８が形成され、ＫＯＨ水溶液７から基板１．３
が取り出されたのち、基板１，３の周囲の窒化膜４及び
酸化膜２が第２Ｌ図に示すように除去され、基板１と基
板３との間に絶縁酸化膜２が介在し、基板３にＶ溝８を
有する半導体装置が形成され、この半導体装置にデバイ
ス領域が形成され、ＨＶＩＣが作成される。
従来の方法では、基板３を貼り合わせるための熱処理炉
、及び基板３を所定厚さに研摩するための研摩装置を必
要とし、通常の膜形成装置やエツチング装置以外の装置
を必要とするため、設備が大がかりになり、しかも基板
３の貼り合わせに熟練を必要とし、又不良率も高いとい
う問題点があった。
、及び基板３を所定厚さに研摩するための研摩装置を必
要とし、通常の膜形成装置やエツチング装置以外の装置
を必要とするため、設備が大がかりになり、しかも基板
３の貼り合わせに熟練を必要とし、又不良率も高いとい
う問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、従来のような熱処理炉や研摩装置を必要と
せす、通常の膜形成装置やエツチング装置たけて、容易
に半導体装置を製造できるようにすることを目的とする
。
れたもので、従来のような熱処理炉や研摩装置を必要と
せす、通常の膜形成装置やエツチング装置たけて、容易
に半導体装置を製造できるようにすることを目的とする
。
この発明に係る半導体装置の製造方法は、半導体基板に
絶縁性薄膜を形成する工程と、前記絶縁性薄膜に開口を
形成して前記基板を露出する工程と、前記絶縁性薄膜上
及び前記開口に露出した前記基板上に、前記基板の構成
元素からなる多結晶層を堆積形成する工程と、前記多結
晶層を熱処理する工程とを含むことを特徴としている。
絶縁性薄膜を形成する工程と、前記絶縁性薄膜に開口を
形成して前記基板を露出する工程と、前記絶縁性薄膜上
及び前記開口に露出した前記基板上に、前記基板の構成
元素からなる多結晶層を堆積形成する工程と、前記多結
晶層を熱処理する工程とを含むことを特徴としている。
この発明においては、絶縁性薄膜上及び該絶縁性薄膜の
開口に露出した半導体基板上に多結晶層を形成し、これ
を熱処理するため、多結晶層か単結晶化し、従来のよう
な貼り合わせを行う必要かなく、貼り合わせのための熱
処理炉や研摩装置が不要となり、通常の膜形成装置やエ
ツチング装置たけて容易に半導体装置の製造が行われる
。
開口に露出した半導体基板上に多結晶層を形成し、これ
を熱処理するため、多結晶層か単結晶化し、従来のよう
な貼り合わせを行う必要かなく、貼り合わせのための熱
処理炉や研摩装置が不要となり、通常の膜形成装置やエ
ツチング装置たけて容易に半導体装置の製造が行われる
。
第１Ａ図ないし第１Ｈ図はこの発明の半導体装置の製造
方法の一実施例の断面図を示し、以下に製造工程につい
て説明する。
方法の一実施例の断面図を示し、以下に製造工程につい
て説明する。
まず、第１Ａ図に示す単結晶の半導体基板１１の上面に
第１Ｂ図に示すように絶縁性薄膜として酸化膜１２が形
成され、この後第１ｃ図に示すように、この酸化膜１２
が所定パターンにエツチングされて開口１３が形成され
、開口１３に基板１１が露出される。
第１Ｂ図に示すように絶縁性薄膜として酸化膜１２が形
成され、この後第１ｃ図に示すように、この酸化膜１２
が所定パターンにエツチングされて開口１３が形成され
、開口１３に基板１１が露出される。
つぎに、第１Ｄ図に示すように、酸化膜１２上及び開口
１３に露出した基板１１上に、基板１１の構成元素から
なる多結晶層１４が形成されたのち、この多結晶層１４
が長時間熱処理される。
１３に露出した基板１１上に、基板１１の構成元素から
なる多結晶層１４が形成されたのち、この多結晶層１４
が長時間熱処理される。
このとき、多結晶層１４に接触した基板１１を種結晶と
して、第１Ｅ図に示すように、多結晶層１４が単結晶化
して単結晶層１５となる。
して、第１Ｅ図に示すように、多結晶層１４が単結晶化
して単結晶層１５となる。
さらに、第１Ｆ図に示すように、単結晶層１５上に感光
性レジスト膜１６が塗布形成され、写真製版・現像処理
により、図示の如く酸化膜１２の上方にのみ感光性レジ
スト膜１６が残るように感光性レジスト膜１６がバター
ニングされ、酸化膜１２の開口１３部分に形成された単
結晶１５が露出される。
性レジスト膜１６が塗布形成され、写真製版・現像処理
により、図示の如く酸化膜１２の上方にのみ感光性レジ
スト膜１６が残るように感光性レジスト膜１６がバター
ニングされ、酸化膜１２の開口１３部分に形成された単
結晶１５が露出される。
そして、弗酸と硝酸の混合液からなるエッチャント中に
基板１１ごと浸漬され、第１Ｇ図に示すように、露出し
た単結晶層１５がエツチングされるとともに、基板１１
の表層部にエツチングが及んだ時点てエツチングか停止
されたのち、第１Ｈ図に示すように、感光性レジスト膜
１６が除去されて半導体装置が形成され、その後この半
導体装置にデバイス領域か作成され、ＨＶＩＣが作成さ
れる。
基板１１ごと浸漬され、第１Ｇ図に示すように、露出し
た単結晶層１５がエツチングされるとともに、基板１１
の表層部にエツチングが及んだ時点てエツチングか停止
されたのち、第１Ｈ図に示すように、感光性レジスト膜
１６が除去されて半導体装置が形成され、その後この半
導体装置にデバイス領域か作成され、ＨＶＩＣが作成さ
れる。
従って、従来のような貼り合わせや研摩を行う必要がな
く、貼り合わせのための熱処理炉や研摩装置か不要とな
り、通常の膜形成装置やエツチング装置たけて、何らの
熟練を要することなく容易に半導体装置を製造すること
ができる。
く、貼り合わせのための熱処理炉や研摩装置か不要とな
り、通常の膜形成装置やエツチング装置たけて、何らの
熟練を要することなく容易に半導体装置を製造すること
ができる。
なお、上記実施例では、ＨＶＩＣに適用する場合につい
て説明したが、特にＨＶＩＣに限るものではなく、他の
ＩＣ等に適用できるのは勿論である。
て説明したが、特にＨＶＩＣに限るものではなく、他の
ＩＣ等に適用できるのは勿論である。
以上のように、この発明の半導体装置の製造方法によれ
ば、絶縁性薄膜上及び該絶縁性薄膜の開口に露出した半
導体基板上に多結晶層を形成し、これを熱処理するため
、多結晶層が単結晶化し、従来のような貼り合わせを行
う必要がなく、貼り合わせのための熱処理炉や研摩装置
が不要となり、通常の膜形成装置やエツチング装置だけ
で何らの熟練を要することなく容易に半導体装置を製造
することができ、不良率の発生も低減でき、ＨＶＩＣ等
の作成において極めて有効である。
ば、絶縁性薄膜上及び該絶縁性薄膜の開口に露出した半
導体基板上に多結晶層を形成し、これを熱処理するため
、多結晶層が単結晶化し、従来のような貼り合わせを行
う必要がなく、貼り合わせのための熱処理炉や研摩装置
が不要となり、通常の膜形成装置やエツチング装置だけ
で何らの熟練を要することなく容易に半導体装置を製造
することができ、不良率の発生も低減でき、ＨＶＩＣ等
の作成において極めて有効である。
第１Ａ図ないし第１Ｈ図はこの発明の半導体装置の製造
方法の一実施例の製造工程を示す断面図、第２Ａ図ない
し第２Ｌ図は従来の半導体装置の製造方法の製造工程を
示す断面図である。 図において、１１は半導体基板、１２は酸化膜、１３は
開口、１４は多結晶層、１５は単結晶層である。 なお、 各図中同一符号は同一または相当部分を示す。
方法の一実施例の製造工程を示す断面図、第２Ａ図ない
し第２Ｌ図は従来の半導体装置の製造方法の製造工程を
示す断面図である。 図において、１１は半導体基板、１２は酸化膜、１３は
開口、１４は多結晶層、１５は単結晶層である。 なお、 各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）半導体基板に絶縁性薄膜を形成する工程と、 前記絶縁性薄膜に開口を形成して前記基板を露出する工
程と、 前記絶縁性薄膜上及び前記開口に露出した前記基板上に
、前記基板の構成元素からなる多結晶層を堆積形成する
工程と、 前記多結晶層を熱処理する工程と を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24094790A JPH04119648A (ja) | 1990-09-10 | 1990-09-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24094790A JPH04119648A (ja) | 1990-09-10 | 1990-09-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04119648A true JPH04119648A (ja) | 1992-04-21 |
Family
ID=17067021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24094790A Pending JPH04119648A (ja) | 1990-09-10 | 1990-09-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04119648A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5360756A (en) * | 1993-01-20 | 1994-11-01 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having a monocrystal silicon layer |
| KR100390828B1 (ko) * | 2001-06-01 | 2003-07-12 | 주식회사 하이닉스반도체 | 급속 열처리에 의한 보더리스 콘택용 식각 방지막 형성 방법 |
-
1990
- 1990-09-10 JP JP24094790A patent/JPH04119648A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5360756A (en) * | 1993-01-20 | 1994-11-01 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having a monocrystal silicon layer |
| KR100390828B1 (ko) * | 2001-06-01 | 2003-07-12 | 주식회사 하이닉스반도체 | 급속 열처리에 의한 보더리스 콘택용 식각 방지막 형성 방법 |
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