JPH04307735A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04307735A JPH04307735A JP3071582A JP7158291A JPH04307735A JP H04307735 A JPH04307735 A JP H04307735A JP 3071582 A JP3071582 A JP 3071582A JP 7158291 A JP7158291 A JP 7158291A JP H04307735 A JPH04307735 A JP H04307735A
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- JP
- Japan
- Prior art keywords
- film
- soi
- polishing
- sio2
- insulating film
- Prior art date
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- Pending
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- Recrystallisation Techniques (AREA)
- Element Separation (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）形の高性能の半導体装置
の製造方法に関する。
Ｏｎ Ｉｎｓｕｌａｔｏｒ）形の高性能の半導体装置
の製造方法に関する。
【０００２】
【従来の技術】近年、ＳＯＩ形半導体装置は、耐放射線
性、高速性においてＳｉ基板に形成した半導体装置に比
べ優位性を持つため、実用化に向け研究が行われている
。ＳＯＩ形半導体装置は一般にＳｉ膜の膜厚が０．２μ
ｍ前後より薄くないとＳｉ基板に形成した半導体装置に
対して優位性が小さかった。ところが、ＺＭＲ（Ｚｏｎ
ｅ Ｍｅｌｔｉｎｇ Ｒｅｃｒｙｓｔａｌｌｉｚａｔｉ
ｏｎ）法、貼合わせ法で、形成したＳＯＩ基板は一般に
膜厚が０．５μｍ以上あり、しかも膜厚の均一性も悪く
、これを研磨により薄膜化することは膜厚制御の面で非
常に困難であった。そこで、予め、研磨ストッパーパタ
ーンを形成しておき、その後ＺＭＲ法、貼合わせ法でＳ
ＯＩ膜を形成し研磨により薄膜化する方法があった。
性、高速性においてＳｉ基板に形成した半導体装置に比
べ優位性を持つため、実用化に向け研究が行われている
。ＳＯＩ形半導体装置は一般にＳｉ膜の膜厚が０．２μ
ｍ前後より薄くないとＳｉ基板に形成した半導体装置に
対して優位性が小さかった。ところが、ＺＭＲ（Ｚｏｎ
ｅ Ｍｅｌｔｉｎｇ Ｒｅｃｒｙｓｔａｌｌｉｚａｔｉ
ｏｎ）法、貼合わせ法で、形成したＳＯＩ基板は一般に
膜厚が０．５μｍ以上あり、しかも膜厚の均一性も悪く
、これを研磨により薄膜化することは膜厚制御の面で非
常に困難であった。そこで、予め、研磨ストッパーパタ
ーンを形成しておき、その後ＺＭＲ法、貼合わせ法でＳ
ＯＩ膜を形成し研磨により薄膜化する方法があった。
【０００３】以下図面を参照しながら、上記した従来の
薄膜ＳＯＩを形成するための半導体装置の製造方法の一
例について説明する。図２は研磨ストッパーパターンと
ＺＭＲ法を用いた薄膜ＳＯＩの形成方法を示すものであ
る。
薄膜ＳＯＩを形成するための半導体装置の製造方法の一
例について説明する。図２は研磨ストッパーパターンと
ＺＭＲ法を用いた薄膜ＳＯＩの形成方法を示すものであ
る。
【０００４】まず同図（ａ）では、Ｓｉ基板１０１上に
研磨ストッパーパターン１０３を有するＳｉＯ２膜１０
２を形成し、さらにその上に非単結晶Ｓｉ膜１０４を形
成する。次に同図（ｂ）では、非単結晶Ｓｉ膜１０４を
線状ヒータ１０６により溶融再結晶化し、単結晶Ｓｉ膜
１０５を形成する。
研磨ストッパーパターン１０３を有するＳｉＯ２膜１０
２を形成し、さらにその上に非単結晶Ｓｉ膜１０４を形
成する。次に同図（ｂ）では、非単結晶Ｓｉ膜１０４を
線状ヒータ１０６により溶融再結晶化し、単結晶Ｓｉ膜
１０５を形成する。
【０００５】次に同図（ｃ）では、非研磨材と研磨板を
用いて単結晶Ｓｉ膜１０５を研磨ストッパーパターン１
０３表面が研磨板に接するまで研磨し薄膜化する。研磨
レートがＳｉに対してはやくＳｉＯ２に対して非常に遅
い研磨材を選ぶことにより、研磨ストッパーパターン１
０３表面が研磨板に接すると研磨速度が極端に低下し、
ウェハー全面で同図（ｃ）に示すように膜厚の均一性の
よい単結晶Ｓｉ膜が形成できるのである。
用いて単結晶Ｓｉ膜１０５を研磨ストッパーパターン１
０３表面が研磨板に接するまで研磨し薄膜化する。研磨
レートがＳｉに対してはやくＳｉＯ２に対して非常に遅
い研磨材を選ぶことにより、研磨ストッパーパターン１
０３表面が研磨板に接すると研磨速度が極端に低下し、
ウェハー全面で同図（ｃ）に示すように膜厚の均一性の
よい単結晶Ｓｉ膜が形成できるのである。
【０００６】図３は研磨ストッパーパターンと貼合わせ
法を用いた薄膜ＳＯＩの形成方法を示すものである。
法を用いた薄膜ＳＯＩの形成方法を示すものである。
【０００７】まず同図（ａ）では、第１のＳｉ基板２０
１にフォトマスク法とドライエッチ法により凹部２０４
を形成し、その後ＳｉＯ２膜２０２、および多結晶Ｓｉ
膜２０３を堆積する。凹部２０４の深さは目標とするＳ
ＯＩ膜厚と同じに設定する。
１にフォトマスク法とドライエッチ法により凹部２０４
を形成し、その後ＳｉＯ２膜２０２、および多結晶Ｓｉ
膜２０３を堆積する。凹部２０４の深さは目標とするＳ
ＯＩ膜厚と同じに設定する。
【０００８】次に同図（ｂ）では、研磨板と研磨材を用
いて多結晶Ｓｉ膜２０３を研磨し凹部２０４の部分以外
の多結晶Ｓｉ膜２０３を除去する。
いて多結晶Ｓｉ膜２０３を研磨し凹部２０４の部分以外
の多結晶Ｓｉ膜２０３を除去する。
【０００９】次に同図（ｃ）では、第１のＳｉ基板２０
１と第２のＳｉ基板２０５を貼合わせ接着する。
１と第２のＳｉ基板２０５を貼合わせ接着する。
【００１０】次に同図（ｄ）に示すように研磨板と研磨
材を用いて第１のＳｉ基板２０１を裏面側から研磨して
いき、凹部２０４におけるＳｉＯ２膜２０２が露出する
まで研磨する。最終的にＳＯＩ薄膜２０６が膜厚の均一
性よく形成される。
材を用いて第１のＳｉ基板２０１を裏面側から研磨して
いき、凹部２０４におけるＳｉＯ２膜２０２が露出する
まで研磨する。最終的にＳＯＩ薄膜２０６が膜厚の均一
性よく形成される。
【００１１】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、例えばＺＭＲ法の場合は、再結晶化時に
研磨ストッパーパターンが下地段差として存在するため
、再結晶化ＳＯＩ層において研磨ストッパーパターン周
辺で結晶欠陥が発生したり、研磨ストッパーパターンを
再結晶化前に形成するため、再結晶化したあとは研磨ス
トッパーパターンにより素子レイアウトが制約されるの
で、素子レイアウト設計をしてからでないと再結晶化で
きないとうという問題点を有していた。
うな構成では、例えばＺＭＲ法の場合は、再結晶化時に
研磨ストッパーパターンが下地段差として存在するため
、再結晶化ＳＯＩ層において研磨ストッパーパターン周
辺で結晶欠陥が発生したり、研磨ストッパーパターンを
再結晶化前に形成するため、再結晶化したあとは研磨ス
トッパーパターンにより素子レイアウトが制約されるの
で、素子レイアウト設計をしてからでないと再結晶化で
きないとうという問題点を有していた。
【００１２】また、研磨ストッパーパターンを形成後、
貼合わせおよび研磨により薄膜化する場合は、研磨工程
を２回通らねばならず、また貼合わせる前に素子レイア
ウト設計を終えて研磨ストッパーパターンを形成しなけ
らばならないという問題点を有していた。また研磨スト
ッパーパターンがない場合には研磨によりＳｉ膜厚が大
きくバラつくという問題点を有していた。
貼合わせおよび研磨により薄膜化する場合は、研磨工程
を２回通らねばならず、また貼合わせる前に素子レイア
ウト設計を終えて研磨ストッパーパターンを形成しなけ
らばならないという問題点を有していた。また研磨スト
ッパーパターンがない場合には研磨によりＳｉ膜厚が大
きくバラつくという問題点を有していた。
【００１３】本発明は上記問題点に鑑み、研磨ストッパ
ーパターンを後から形成するのでＺＭＲ法で再結晶化す
る場合にＳＯＩ層の結晶性に影響を与えず、素子レイア
ウト設計がまだでも再結晶化や貼合わせにより厚膜のＳ
ＯＩ形成までは行うことができ、また研磨ストッパーパ
ターンの無いＳＯＩ基板でも膜厚の制御性よく薄膜化が
可能な半導体装置の製造方法を提供することを目的とす
る。
ーパターンを後から形成するのでＺＭＲ法で再結晶化す
る場合にＳＯＩ層の結晶性に影響を与えず、素子レイア
ウト設計がまだでも再結晶化や貼合わせにより厚膜のＳ
ＯＩ形成までは行うことができ、また研磨ストッパーパ
ターンの無いＳＯＩ基板でも膜厚の制御性よく薄膜化が
可能な半導体装置の製造方法を提供することを目的とす
る。
【００１４】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、第１の絶縁膜上に形成された半導体膜に開口
部を設ける工程と、この開口部に第２の絶縁膜を堆積す
る工程と、前記開口部の底面を除く部分の前記第２の絶
縁膜を除去する工程と、前記開口部の底面に残った前記
第２の絶縁膜を研磨ストッパーとして研磨板と研磨材を
用いて前記半導体膜を薄膜化する工程とを備えたもので
ある。
造方法は、第１の絶縁膜上に形成された半導体膜に開口
部を設ける工程と、この開口部に第２の絶縁膜を堆積す
る工程と、前記開口部の底面を除く部分の前記第２の絶
縁膜を除去する工程と、前記開口部の底面に残った前記
第２の絶縁膜を研磨ストッパーとして研磨板と研磨材を
用いて前記半導体膜を薄膜化する工程とを備えたもので
ある。
【００１５】
【作用】本発明は上記した構成によって、ＳＯＩ層の形
成後に研磨ストッパーパターンを形成するため、素子レ
イアウト設計ができていなくても厚膜ＳＯＩの形成まで
は進めることができ、また研磨ストッパーパターンの無
いＳＯＩ基板にも後から研磨ストッパーパターンを形成
して薄膜化することが可能となる。
成後に研磨ストッパーパターンを形成するため、素子レ
イアウト設計ができていなくても厚膜ＳＯＩの形成まで
は進めることができ、また研磨ストッパーパターンの無
いＳＯＩ基板にも後から研磨ストッパーパターンを形成
して薄膜化することが可能となる。
【００１６】
【実施例】以下本発明の一実施例の半導体装置の製造方
法についてについて、図面を参照しながら説明する。図
１は本発明の実施例における半導体装置の製造方法を示
す部分工程断面図である。
法についてについて、図面を参照しながら説明する。図
１は本発明の実施例における半導体装置の製造方法を示
す部分工程断面図である。
【００１７】図１（ａ）は、第１の絶縁膜２上に半導体
膜３が形成された基板１、すなわちＳＯＩ基板の断面図
である。基板１としては例えばＳｉ基板、第１の絶縁膜
２としては例えばＳｉＯ２膜、半導体膜３としては例え
ばＳｉ単結晶膜とする。このＳＯＩ基板はＺＭＲ法、貼
合わせ法、ＳＩＭＯＸ法、エピタキシャル成長法、陽極
酸化法、レーザ・電子ビーム再結晶化法などを用いて形
成したものであり、半導体膜３の膜厚は０．１μｍから
３μｍ程度、第１の絶縁膜２の膜厚は０．０１μｍから
５μｍ程度が適当である。
膜３が形成された基板１、すなわちＳＯＩ基板の断面図
である。基板１としては例えばＳｉ基板、第１の絶縁膜
２としては例えばＳｉＯ２膜、半導体膜３としては例え
ばＳｉ単結晶膜とする。このＳＯＩ基板はＺＭＲ法、貼
合わせ法、ＳＩＭＯＸ法、エピタキシャル成長法、陽極
酸化法、レーザ・電子ビーム再結晶化法などを用いて形
成したものであり、半導体膜３の膜厚は０．１μｍから
３μｍ程度、第１の絶縁膜２の膜厚は０．０１μｍから
５μｍ程度が適当である。
【００１８】このような構造のＳＯＩ基板に図１（ｂ）
に示すように半導体膜３にフォトマスク法とドライエッ
チ法により開口部４を設ける。開口部４の形状、大きさ
は限定されるものではないが、格子状に形成すると後の
研磨工程において膜厚の均一性を得やすい。格子の１辺
は数μｍから数１００μｍが適当である。また幅は１μ
ｍ程度から数１０μｍ程度とする。
に示すように半導体膜３にフォトマスク法とドライエッ
チ法により開口部４を設ける。開口部４の形状、大きさ
は限定されるものではないが、格子状に形成すると後の
研磨工程において膜厚の均一性を得やすい。格子の１辺
は数μｍから数１００μｍが適当である。また幅は１μ
ｍ程度から数１０μｍ程度とする。
【００１９】次に図１（ｃ）では、開口部４を含む全面
に第２の絶縁膜５を堆積する。第２の絶縁膜５は例えば
ＣＶＤ法によるＳｉＯ２膜とする。ここで重要なことは
第２の絶縁膜５の膜厚が開口部４底部と半導体膜３上で
等しくなるように堆積条件や堆積装置を選ぶことである
。第２の絶縁膜５の膜厚は半導体膜３の研磨目標膜厚で
もあり、よって０．３μｍ以下，０．０１μｍ以上が適
当である。
に第２の絶縁膜５を堆積する。第２の絶縁膜５は例えば
ＣＶＤ法によるＳｉＯ２膜とする。ここで重要なことは
第２の絶縁膜５の膜厚が開口部４底部と半導体膜３上で
等しくなるように堆積条件や堆積装置を選ぶことである
。第２の絶縁膜５の膜厚は半導体膜３の研磨目標膜厚で
もあり、よって０．３μｍ以下，０．０１μｍ以上が適
当である。
【００２０】次に図１（ｄ）では、開口部４を含む全面
にレジスト塗布を行う。そして図１（ｅ）に示すように
レジスト全面エッチバックにより開口部４にのみレジス
トを残す。なお、ここでは開口部４にレジストを残す方
法としてエッチバック法を用いたがフォトマスク露光工
程を用いてもよい。
にレジスト塗布を行う。そして図１（ｅ）に示すように
レジスト全面エッチバックにより開口部４にのみレジス
トを残す。なお、ここでは開口部４にレジストを残す方
法としてエッチバック法を用いたがフォトマスク露光工
程を用いてもよい。
【００２１】次に図１（ｆ）では、ドライエッチもしく
はウェットエッチ法により開口部４底部以外の第２の絶
縁膜５を除去する。
はウェットエッチ法により開口部４底部以外の第２の絶
縁膜５を除去する。
【００２２】次に図１（ｇ）では研磨板６と研磨材を用
いて、半導体膜３を開口部４底部の第２の絶縁膜５が露
出するまで研磨、薄膜化する。研磨レートが半導体膜３
に対して大きく第２の絶縁膜５に対して非常に小さい研
磨材を選ぶことにより、図１（ｈ）のように半導体膜３
の膜厚が開口部４底部の第２の絶縁膜５の膜厚に等しく
なり、開口部４底部の第２の絶縁膜５の表面が研磨板６
に接すると研磨速度が著しく低下し、半導体膜３の研磨
は進まなくなり、図１（ｉ）に示すように基板１全面に
わたって第２の絶縁膜５に等しい膜厚の半導体膜３が得
られる。研磨材としては例えばアミン系水溶液を用いる
。
いて、半導体膜３を開口部４底部の第２の絶縁膜５が露
出するまで研磨、薄膜化する。研磨レートが半導体膜３
に対して大きく第２の絶縁膜５に対して非常に小さい研
磨材を選ぶことにより、図１（ｈ）のように半導体膜３
の膜厚が開口部４底部の第２の絶縁膜５の膜厚に等しく
なり、開口部４底部の第２の絶縁膜５の表面が研磨板６
に接すると研磨速度が著しく低下し、半導体膜３の研磨
は進まなくなり、図１（ｉ）に示すように基板１全面に
わたって第２の絶縁膜５に等しい膜厚の半導体膜３が得
られる。研磨材としては例えばアミン系水溶液を用いる
。
【００２３】なお本実施例において、半導体膜３はＳｉ
単結晶膜としたが、Ｓｉ多結晶膜やＧｅ膜、ＧａＡｓ膜
でもよい。
単結晶膜としたが、Ｓｉ多結晶膜やＧｅ膜、ＧａＡｓ膜
でもよい。
【００２４】
【発明の効果】以上のように本発明は、ＳＯＩ層形成後
に研磨ストッパーパターンを設けることにより、ＳＯＩ
層の結晶性に悪影響を与えず、また研磨ストッパーパタ
ーンの無いＳＯＩ基板も研磨薄膜化することができる。
に研磨ストッパーパターンを設けることにより、ＳＯＩ
層の結晶性に悪影響を与えず、また研磨ストッパーパタ
ーンの無いＳＯＩ基板も研磨薄膜化することができる。
【図１】本発明の一実施例における半導体装置の製造方
法の工程断面図である。
法の工程断面図である。
【図２】従来例を説明する工程断面図である。
【図３】従来例を説明する工程断面図である。
１ 基板
２ 第１の絶縁膜
３ 半導体膜
４ 開口部
５ 第２の絶縁膜
７ 研磨板
Claims (1)
- 【請求項１】第１の絶縁膜上に形成された半導体膜に開
口部を設ける工程と、この開口部に第２の絶縁膜を堆積
する工程と、前記開口部の底面を除く部分の前記第２の
絶縁膜を除去する工程と、前記開口部の底面に残った前
記第２の絶縁膜を研磨ストッパーとして研磨板と研磨材
を用いて前記半導体膜を薄膜化する工程とを備えた半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071582A JPH04307735A (ja) | 1991-04-04 | 1991-04-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071582A JPH04307735A (ja) | 1991-04-04 | 1991-04-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04307735A true JPH04307735A (ja) | 1992-10-29 |
Family
ID=13464832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3071582A Pending JPH04307735A (ja) | 1991-04-04 | 1991-04-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04307735A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0599761A1 (en) * | 1992-10-27 | 1994-06-01 | International Business Machines Corporation | A method of forming uniformly thin, isolated silicon mesas on an insulating substrate |
| US5795828A (en) * | 1994-07-14 | 1998-08-18 | Matsushita Electric Industrial Co., Ltd. | Electroless plating bath used for forming a wiring of a semiconductor device, and method of forming a wiring of a semiconductor device |
| US6025270A (en) * | 1997-02-03 | 2000-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Planarization process using tailored etchback and CMP |
-
1991
- 1991-04-04 JP JP3071582A patent/JPH04307735A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0599761A1 (en) * | 1992-10-27 | 1994-06-01 | International Business Machines Corporation | A method of forming uniformly thin, isolated silicon mesas on an insulating substrate |
| US5795828A (en) * | 1994-07-14 | 1998-08-18 | Matsushita Electric Industrial Co., Ltd. | Electroless plating bath used for forming a wiring of a semiconductor device, and method of forming a wiring of a semiconductor device |
| US6025270A (en) * | 1997-02-03 | 2000-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Planarization process using tailored etchback and CMP |
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