JPH01185703A - プログラマブル・コントローラ - Google Patents
プログラマブル・コントローラInfo
- Publication number
- JPH01185703A JPH01185703A JP1167988A JP1167988A JPH01185703A JP H01185703 A JPH01185703 A JP H01185703A JP 1167988 A JP1167988 A JP 1167988A JP 1167988 A JP1167988 A JP 1167988A JP H01185703 A JPH01185703 A JP H01185703A
- Authority
- JP
- Japan
- Prior art keywords
- block
- ladder diagram
- blocks
- machine language
- stored
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 abstract description 11
- 230000015654 memory Effects 0.000 abstract description 4
- 230000008707 rearrangement Effects 0.000 abstract description 4
- 230000006870 function Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 230000001343 mnemonic effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/13—Plc programming
- G05B2219/13018—Conversion ladder diagram to decision system, machine code, language
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/13—Plc programming
- G05B2219/13115—Optimize ladder diagram block by rearrangement of serial and parallel
Landscapes
- Stored Programmes (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、実行すべきシーケンス命令をラダー図の形態
で入力することが可能であり、この命令と実行形式の機
械語とが１：１で対応する命令体系のプログラマブル・
コントローラに関する。
で入力することが可能であり、この命令と実行形式の機
械語とが１：１で対応する命令体系のプログラマブル・
コントローラに関する。
ラダー図によってシーケンス命令を入力し得るプログラ
マブル・コントローラがある。これは制御すべきシーケ
ンスに対応するラダー図を書き、これを適宜手段で入力
するとラダー図が二−モニック表現に変換され、更にこ
れに対応する実行形式の機械語に変換されるものである
。
マブル・コントローラがある。これは制御すべきシーケ
ンスに対応するラダー図を書き、これを適宜手段で入力
するとラダー図が二−モニック表現に変換され、更にこ
れに対応する実行形式の機械語に変換されるものである
。
このようなプログラマブル・コントローラでは実行ステ
ップ数がラダー図の書き方に依存し、うダー図の書き方
によっては同一の制御にも拘らず、実行形式の機械語を
格納するメモリを余計に使用し、更にシーケンス演算速
度が低下する場合があるという問題があった。
ップ数がラダー図の書き方に依存し、うダー図の書き方
によっては同一の制御にも拘らず、実行形式の機械語を
格納するメモリを余計に使用し、更にシーケンス演算速
度が低下する場合があるという問題があった。
本発明は斯かる事情に鑑みてなされたものであり、ステ
ップ数が少なくなるようにラダー図を自動的に変換する
構成とすることにより、使用メモリの節減と、シーケン
ス演算実行速度を高速化できるプログラマブル・コント
ローラの提供を目的とする。
ップ数が少なくなるようにラダー図を自動的に変換する
構成とすることにより、使用メモリの節減と、シーケン
ス演算実行速度を高速化できるプログラマブル・コント
ローラの提供を目的とする。
本発明に係るプログラマブル・コントローラは、ラダー
図を並列回路、直列回路に関連づけてブロック分けする
手段と、 各ブロック内での並列回路数を調べる手段と、複数のブ
ロックにつき、並列回路数が０のブロック及び１以上で
あるブロックが共に存在する場合に、並列回路数が多い
ブロックをより早い段階で命令が実行されるべき位置に
配置替えする手段と、各ブロック内での直列接点数を調
べる手段と、複数のブロックにつき、直列接点数が０の
ブロックが存在し、また直列接点数が１以上のブロック
が２以上存在する場合に、直列接点数が多いブロックを
より早い段階で命令が実行されるべき位置に配置替えす
る手段と を具備することを特徴とする。
図を並列回路、直列回路に関連づけてブロック分けする
手段と、 各ブロック内での並列回路数を調べる手段と、複数のブ
ロックにつき、並列回路数が０のブロック及び１以上で
あるブロックが共に存在する場合に、並列回路数が多い
ブロックをより早い段階で命令が実行されるべき位置に
配置替えする手段と、各ブロック内での直列接点数を調
べる手段と、複数のブロックにつき、直列接点数が０の
ブロックが存在し、また直列接点数が１以上のブロック
が２以上存在する場合に、直列接点数が多いブロックを
より早い段階で命令が実行されるべき位置に配置替えす
る手段と を具備することを特徴とする。
並列回路数についての条件、直列接点数についての条件
が満たされるとブロックの配置替えが行われ、その結果
、一部の命令が不要になる。
が満たされるとブロックの配置替えが行われ、その結果
、一部の命令が不要になる。
以下本発明をその実施例を示す図面に基づいて詳述する
。第１図は本発明に係るプログラマブル・コントローラ
要部の機能ブロック図である。
。第１図は本発明に係るプログラマブル・コントローラ
要部の機能ブロック図である。
図において１は命令入力部であり、第２図に示す如きシ
ンボルを付したキーとデイスプレーからなり、実行シー
ケンスに係るラダー図をこのキーを用いて入力する。デ
イスプレーにはラダー図が表示される。入力されたラダ
ー図はラダー図記憶部２に記憶される。このラダー図は
後述するようにしてブロック分けされ、ブロック記憶部
３に記憶され、また並列回路数が調べられ、並列回路数
に従い、並列回路変換部４によってブロックの配置替え
が行われ、また直列接点数が調べられ、その数に従い、
直列回路変換部５の働きによってブロックの配置替えが
行われる。配置替え後のラダー図はラダー図記憶部２に
記憶される構成となっている。
ンボルを付したキーとデイスプレーからなり、実行シー
ケンスに係るラダー図をこのキーを用いて入力する。デ
イスプレーにはラダー図が表示される。入力されたラダ
ー図はラダー図記憶部２に記憶される。このラダー図は
後述するようにしてブロック分けされ、ブロック記憶部
３に記憶され、また並列回路数が調べられ、並列回路数
に従い、並列回路変換部４によってブロックの配置替え
が行われ、また直列接点数が調べられ、その数に従い、
直列回路変換部５の働きによってブロックの配置替えが
行われる。配置替え後のラダー図はラダー図記憶部２に
記憶される構成となっている。
ラダー図記憶部２の内容は機械語変換用記憶部７内の記
憶内容に従い機械語変換部６で機械語に変換され、機械
語は機械語記憶部８に記憶され、実行される。
憶内容に従い機械語変換部６で機械語に変換され、機械
語は機械語記憶部８に記憶され、実行される。
なお以上の各機能ブロックはこのプログラマブル・コン
トローラを構成するプロセッサ、各種メモリによって実
現される。
トローラを構成するプロセッサ、各種メモリによって実
現される。
次にその制御内容を具体的に説明する。
第２図は本発明のプログラマブル・コントローラで使用
する命令の一部につきラダー図のシンボルと、その二−
モニノク表現とを対比して示すものである。
する命令の一部につきラダー図のシンボルと、その二−
モニノク表現とを対比して示すものである。
ここに示したロード、ロードノット、アンド。
アンドノットオア、オアノットはいずれも人。
出力に関する条件命令であり、アンド、オアは夫々論理
積、論理和の条件を、アンドノット、オアノットはそれ
らの否定を意味する。またロード。
積、論理和の条件を、アンドノット、オアノットはそれ
らの否定を意味する。またロード。
ロードノットはラダー図の左側母線に連なる相補条件命
令である。アンドブ、ロック及びオアプロッタは、アン
ド或いはオアだけでは接続不能な場合にアンド或いはオ
アで接続可能なところをブロック化して、そのブロック
同士が直列接続する場合（アンドブロック）、又は並列
接続する場合（オアプロッタ）に用いる命令である。
令である。アンドブ、ロック及びオアプロッタは、アン
ド或いはオアだけでは接続不能な場合にアンド或いはオ
アで接続可能なところをブロック化して、そのブロック
同士が直列接続する場合（アンドブロック）、又は並列
接続する場合（オアプロッタ）に用いる命令である。
さて第３図のラダー図を命令入力部１から入力したもの
としてこれを例にとって説明する。このラダー図は第４
図に示す如き二−モニック表現の命令として表さ−れ、
１９ステツプとなっている。
としてこれを例にとって説明する。このラダー図は第４
図に示す如き二−モニック表現の命令として表さ−れ、
１９ステツプとなっている。
実行ステップ■のＯＲＢはＬＤ５ とＬＤ８． ＡＮＤ
９とが並列ブロックであることを示し、＠のＯＲＢはＬ
ＤＩＯ。
９とが並列ブロックであることを示し、＠のＯＲＢはＬ
ＤＩＯ。
ＡＮＤｌｌ、ＡＮＤ１２がそれらに並列なブロックであ
ることを示し、［相］の八ＮＢはＬＤ３．ＡＮＩ４及び
０ＲＩ７と、シＤ５゜ＬＤ８・・・ＡＮＤ１２とが直列
のブロックであること、また［相］のＡＮＢはＬＤＩ、
ＬＤ２とＬＤ３．ＡＮＩ４及び０ＲＩ７とが直列のブロ
ックであることを夫々示している。
ることを示し、［相］の八ＮＢはＬＤ３．ＡＮＩ４及び
０ＲＩ７と、シＤ５゜ＬＤ８・・・ＡＮＤ１２とが直列
のブロックであること、また［相］のＡＮＢはＬＤＩ、
ＬＤ２とＬＤ３．ＡＮＩ４及び０ＲＩ７とが直列のブロ
ックであることを夫々示している。
■のＡＮＢはＬＤ２． ＬＤ３・・・ＡＮＤ１２のブロ
ック及び０Ｒ１３のブロックとＡＮＤ６のブロックとが
直列のブロックであることを示している。
ック及び０Ｒ１３のブロックとＡＮＤ６のブロックとが
直列のブロックであることを示している。
第５図は本発明のプログラマブル・コントローラのラダ
ー図変換に係る処理手順を示すフローチャートである。
ー図変換に係る処理手順を示すフローチャートである。
まずラダー図で示される回路をブロック分けし、各ブロ
ックの並列回路数及び直列接点数を計算する（ステップ
１）。
ックの並列回路数及び直列接点数を計算する（ステップ
１）。
第６図はブロック分けの結果を示す説明図である。
最上部の直列回路部分においてＬＤ３．ＡＮＩ４は０Ｒ
Ｉ７の存在により１つの直列ブロックΦとされる外は単
１の命令のブロックＯΦＯ＠■となる。また０ＲＩ７の
存在により０Ｒ１７のブロック■とブロック［株］とは
並列のブロック■とされる。また■＠のＯＲＢによりＬ
Ｄ８．ＡＮＤ９の直列ブロック＠、 ＬＤＩＯ，ＡＮＤ
ＩＩ、ＡＮＤ１２の直列ブロック０は並列ブロック［Ｆ
］となる。更にΦ■［Ｆ］の直列ブロック■に対してＯ
ＲＢのブロックθが並列関係にあり、このブロックが０
となる。
Ｉ７の存在により１つの直列ブロックΦとされる外は単
１の命令のブロックＯΦＯ＠■となる。また０ＲＩ７の
存在により０Ｒ１７のブロック■とブロック［株］とは
並列のブロック■とされる。また■＠のＯＲＢによりＬ
Ｄ８．ＡＮＤ９の直列ブロック＠、 ＬＤＩＯ，ＡＮＤ
ＩＩ、ＡＮＤ１２の直列ブロック０は並列ブロック［Ｆ
］となる。更にΦ■［Ｆ］の直列ブロック■に対してＯ
ＲＢのブロックθが並列関係にあり、このブロックが０
となる。
このブロック０とブロックΦΦが直列の関係により、こ
れがブロックＯとなり、これとブロック■との直列ブロ
ックが得られる。
れがブロックＯとなり、これとブロック■との直列ブロ
ックが得られる。
第７図はこれらの各ブロックΦ〜＠の並列回路数及び直
列接点数を示している。
列接点数を示している。
次に所定の順序で複数のブロックを選択し、それらにつ
いて並列回路数が０のブロックと１以上のブロックとの
夫々の数を調べる（ステップ２）。
いて並列回路数が０のブロックと１以上のブロックとの
夫々の数を調べる（ステップ２）。
そして０のブロックが１以上であり、１以上のブロック
が１以上である場合は並列回路数の多いブロック順に左
側から並べ替える（ステップ３）。
が１以上である場合は並列回路数の多いブロック順に左
側から並べ替える（ステップ３）。
いまブロックθ＠Φについて見ると上記条件を満たすか
らブロック０を左側へ移すことになる。第８図はその状
態を示している。
らブロック０を左側へ移すことになる。第８図はその状
態を示している。
次に直列接点数が０のブロックと１以上のブロックとの
夫々の数を調べる（ステップ４）。そして直列接点数が
Ｏのブロックが１以上であり、１以上のブロックが２以
上ある場合に直列接点数の多いブロック順に上側から並
べ替える（ステップ５）。
夫々の数を調べる（ステップ４）。そして直列接点数が
Ｏのブロックが１以上であり、１以上のブロックが２以
上ある場合に直列接点数の多いブロック順に上側から並
べ替える（ステップ５）。
以上の処理を反復するのであるが次にブロックΦ■■に
ついてみると、並列回路数は０，１．２であるから左か
ら［Ｆ］■Φの順に入れ替える。第９図はこの状態を示
している。
ついてみると、並列回路数は０，１．２であるから左か
ら［Ｆ］■Φの順に入れ替える。第９図はこの状態を示
している。
次にブロック０６０についてみると、直列接点数は０，
１．２であるので上から０６０の順に並べ替える。第１
０図はその状態を示している。
１．２であるので上から０６０の順に並べ替える。第１
０図はその状態を示している。
このようにして並べ替えを完了すると、その制御シーケ
ンスは第１１図の二−モニンク表現となり、実行ステッ
プ数は１６ステツプと第３図又は第４図のものから３ス
テツプ低減された。
ンスは第１１図の二−モニンク表現となり、実行ステッ
プ数は１６ステツプと第３図又は第４図のものから３ス
テツプ低減された。
以上説明したように本発明によればＡＮＢ、ＯＲＢ命令
を低減することができる。これによって実行形式の機械
語のステップ数が削減され、またシーケンス演算の実行
速度の向上が図れる等、本発明は優れた効果を奏する。
を低減することができる。これによって実行形式の機械
語のステップ数が削減され、またシーケンス演算の実行
速度の向上が図れる等、本発明は優れた効果を奏する。
第１図は本発明装置の要部ブロック図、第２図はシンボ
ル図と二一モニックとの対照図、第３図はラダー図の１
例、第４図はこれと対応する二一モニックを示す説明図
、第５図は本発明装置のフローチャート、第６図は本発
明装置が行うブロック分けの説明図、第７図は各ブロッ
クの並列回路数、直列接点数を示す説明図、第８．９．
１０図は本発明の並べ替え状態を示すラダー図、第１１
図は第１０図のラダー図と対応する二一モニックを示す
説明図である。 ■・・・命令入力部 ２・・・ラダー図記憶部
３・・・ブロック記憶部 ４・・・並列回路変換部
５・・・直列回路変換部 特許 出願人 三洋電機株式会社 代理人 弁理士 河 野 登 夫蓼 １ 口 蓼 ２ 口 第 ３ 口 秦 ５ 口 ｖ、８ 凹 図
ル図と二一モニックとの対照図、第３図はラダー図の１
例、第４図はこれと対応する二一モニックを示す説明図
、第５図は本発明装置のフローチャート、第６図は本発
明装置が行うブロック分けの説明図、第７図は各ブロッ
クの並列回路数、直列接点数を示す説明図、第８．９．
１０図は本発明の並べ替え状態を示すラダー図、第１１
図は第１０図のラダー図と対応する二一モニックを示す
説明図である。 ■・・・命令入力部 ２・・・ラダー図記憶部
３・・・ブロック記憶部 ４・・・並列回路変換部
５・・・直列回路変換部 特許 出願人 三洋電機株式会社 代理人 弁理士 河 野 登 夫蓼 １ 口 蓼 ２ 口 第 ３ 口 秦 ５ 口 ｖ、８ 凹 図
Claims (1)
- 【特許請求の範囲】 １、実行すべき命令をラダー図の形態で入力し、これを
機械語に変換するプログラマブル・コントローラにおい
て、 ラダー図を並列回路、直列回路に関連づけてブロック分
けする手段と、 各ブロック内での並列回路数を調べる手段と、 複数のブロックにつき、並列回路数が０のブロック及び
１以上であるブロックが共に存在する場合に、並列回路
数が多いブロックをより早い段階で命令が実行されるべ
き位置に配置替えする手段と、 各ブロック内での直列接点数を調べる手段と、 複数のブロックにつき、直列接点数が０のブロックが存
在し、また直列接点数が１以上のブロックが２以上存在
する場合に、直列接点数が多いブロックをより早い段階
で命令が実行されるべき位置に配置替えする手段と を具備することを特徴とするプログラマブル・コントロ
ーラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167988A JPH01185703A (ja) | 1988-01-20 | 1988-01-20 | プログラマブル・コントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167988A JPH01185703A (ja) | 1988-01-20 | 1988-01-20 | プログラマブル・コントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01185703A true JPH01185703A (ja) | 1989-07-25 |
Family
ID=11784681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167988A Pending JPH01185703A (ja) | 1988-01-20 | 1988-01-20 | プログラマブル・コントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01185703A (ja) |
-
1988
- 1988-01-20 JP JP1167988A patent/JPH01185703A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6077265A (ja) | ベクトル処理装置 | |
| JPS62237522A (ja) | 情報処理装置 | |
| JPH01185703A (ja) | プログラマブル・コントローラ | |
| JPS61148531A (ja) | 演算処理デ−タの入力装置 | |
| JPS6337403B2 (ja) | ||
| JPH01271840A (ja) | マイクロコンピュータ | |
| JP2736060B2 (ja) | 自動順序制御装置 | |
| JPS6327746B2 (ja) | ||
| JPS60250432A (ja) | アキユムレ−タ | |
| JPH04342067A (ja) | ベクトル演算装置 | |
| JPS63178330A (ja) | 演算フラグ制御装置 | |
| JPH06110693A (ja) | ファジー制御装置 | |
| JPS63181030A (ja) | 特定デ−タパタ−ンにおける演算高速化システム | |
| JPH02118748A (ja) | 入出力制御方式 | |
| JPH0573297A (ja) | マイクロコンピユータ | |
| JPS59189407A (ja) | シ−ケンス制御装置 | |
| JPH01297728A (ja) | マイクロプログラム開始アドレス生成方式 | |
| JPH05113871A (ja) | 演算処理装置 | |
| JPS59208649A (ja) | 演算処理装置 | |
| JPS622329B2 (ja) | ||
| JPH0483497A (ja) | マクロコマンド生成実行方式 | |
| JPH05143289A (ja) | 加算回路 | |
| JPS6320535A (ja) | 情報処理装置 | |
| JPH11143504A (ja) | プログラマブルコントローラ | |
| JPH02240703A (ja) | プログラマブルコントローラ |