JPH01185736A - マイクロコンピュータ開発装置 - Google Patents
マイクロコンピュータ開発装置Info
- Publication number
- JPH01185736A JPH01185736A JP63011111A JP1111188A JPH01185736A JP H01185736 A JPH01185736 A JP H01185736A JP 63011111 A JP63011111 A JP 63011111A JP 1111188 A JP1111188 A JP 1111188A JP H01185736 A JPH01185736 A JP H01185736A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、１チップマイクロコンピュータ開発装置に関
し、特に工／Ｏライトデータ補正回路に関する。
し、特に工／Ｏライトデータ補正回路に関する。
１チップマイクロコンピュータには、近年開発の効率化
、互換性の向上、製品の低価格化を促進するために同一
アーキテクチャ−で、メモリサイズ、工／Ｏ数、ポート
機能等に差をもたせたコア・アーキテクチャの採用が増
加している。
、互換性の向上、製品の低価格化を促進するために同一
アーキテクチャ−で、メモリサイズ、工／Ｏ数、ポート
機能等に差をもたせたコア・アーキテクチャの採用が増
加している。
このようなコア・アーキクチャ・コアミリに対スルエミ
ュレーションは、通常ファミリ内の最大のメモリ・サイ
ズ、Ｉ／Ｏ数、ボート機能等フルセット機能を有するエ
ミユレーション用マイクロコンピュータ（以下エミュレ
ーション・チップという）により行なうため、エミュレ
ーションの対象となるマイクロコンピュータ（以下本チ
ップという）により、有効とするメモリ・エリア、Ｉ／
Ｏ数、入出力ボートモードを切り替える必要がある。
ュレーションは、通常ファミリ内の最大のメモリ・サイ
ズ、Ｉ／Ｏ数、ボート機能等フルセット機能を有するエ
ミユレーション用マイクロコンピュータ（以下エミュレ
ーション・チップという）により行なうため、エミュレ
ーションの対象となるマイクロコンピュータ（以下本チ
ップという）により、有効とするメモリ・エリア、Ｉ／
Ｏ数、入出力ボートモードを切り替える必要がある。
従来の１チップマイクロコンピュータ開発装置は、有効
とするメモリ・エリア、Ｉ／Ｏ数、入出力ボートモード
の切替等に対しては、工／Ｏの１種であるエミュレーシ
ョン・チップのモード切り替え用レジスタに書き込む値
により、エミュレーション・チップの対象とするマイク
ロコンピュータと同機能としていた。またエミュレーシ
ョンチップが有し、本チップを有さないＩｌｏに書き込
みを行った場合には、検出回路にて不正書き込みの検出
を行ないエミュレーションを中止させていた。
とするメモリ・エリア、Ｉ／Ｏ数、入出力ボートモード
の切替等に対しては、工／Ｏの１種であるエミュレーシ
ョン・チップのモード切り替え用レジスタに書き込む値
により、エミュレーション・チップの対象とするマイク
ロコンピュータと同機能としていた。またエミュレーシ
ョンチップが有し、本チップを有さないＩｌｏに書き込
みを行った場合には、検出回路にて不正書き込みの検出
を行ないエミュレーションを中止させていた。
第３図に、従来の１チ、プマイクロコンピュータ開発装
置のブロック図を示す。また第５図（ｂ）に第４図に示
す５Ａ番地にアドレスマツピングされた入出力ポートモ
ード切替レジスタに対する従来の１チップマイクロコン
ピュータ開発装置の不正ライトデータ検出ＲＯＭへの書
き込みデータを示す。
置のブロック図を示す。また第５図（ｂ）に第４図に示
す５Ａ番地にアドレスマツピングされた入出力ポートモ
ード切替レジスタに対する従来の１チップマイクロコン
ピュータ開発装置の不正ライトデータ検出ＲＯＭへの書
き込みデータを示す。
ここで、工／Ｏプロテクトブレーク信号２３はアクティ
ブハイの信号である。第３図においてＩ／Ｏレジスタの
不正ライトデータ検出用のデータを書き込んだ不正ライ
トデータ検出用ＲＯＭ３を装着する。
ブハイの信号である。第３図においてＩ／Ｏレジスタの
不正ライトデータ検出用のデータを書き込んだ不正ライ
トデータ検出用ＲＯＭ３を装着する。
まずプロセッサユニット４より工／Ｏチッフ゛５に正常
データを書き込む場合の動作を説明する。
データを書き込む場合の動作を説明する。
プロセッサユニット４よりアドレスバス１１に“５Ａ”
を出力し、データバス１２に正常データ“６”を出力し
、Ｉ／Ｏライト信号２４をアクティブとする。これに伴
ない、Ｉ／Ｏチップ５の“５Ａ”番地に“６”が書き込
まれる。これにより入出力ポートモード切替レジスタに
より制御される入出力ポート端子２８は入力ポートとな
る不正ライトデータ検出ＲＯＭ３のチップ・セレクト端
子はアクティブとなり、アドレス端子には“５Ａ６”が
入力され、この結果データにはＯが出力される。このた
めＩ／Ｏプロテクトブレーク信号２３は０すなわちイン
アクティブとなる。
を出力し、データバス１２に正常データ“６”を出力し
、Ｉ／Ｏライト信号２４をアクティブとする。これに伴
ない、Ｉ／Ｏチップ５の“５Ａ”番地に“６”が書き込
まれる。これにより入出力ポートモード切替レジスタに
より制御される入出力ポート端子２８は入力ポートとな
る不正ライトデータ検出ＲＯＭ３のチップ・セレクト端
子はアクティブとなり、アドレス端子には“５Ａ６”が
入力され、この結果データにはＯが出力される。このた
めＩ／Ｏプロテクトブレーク信号２３は０すなわちイン
アクティブとなる。
同様にプロセッサユニット４より、工／Ｏチップ５に本
チップでは書き込めない不正データを書き込む場合の動
作を説明する。
チップでは書き込めない不正データを書き込む場合の動
作を説明する。
プロセッサユニット４よりアドレスバス１１に“５Ａ”
を出力し、データバス１２に不正データ“９”を出力し
、Ｉ／Ｏライト信号２４をアクティブとする。これに伴
ない、工／Ｏチップ５の“５Ａ”番地に不正データ“９
”が書き込まれる。これにより入出力ポートモード切替
レジスタにより制御される入出力ポート端子２８は出力
ポートとなる。不正ライトデータ検出ＲＯＭ３のチップ
セレクト端子はアクティブとなり、アドレス端子には“
５Ａ９”が入力され、この結果データには１が出力され
る。このためＩ／Ｏプロテクトブレーク信号２３は１す
なわちアクティブとなりエミュレーションを中止させる
ことが可能となる。
を出力し、データバス１２に不正データ“９”を出力し
、Ｉ／Ｏライト信号２４をアクティブとする。これに伴
ない、工／Ｏチップ５の“５Ａ”番地に不正データ“９
”が書き込まれる。これにより入出力ポートモード切替
レジスタにより制御される入出力ポート端子２８は出力
ポートとなる。不正ライトデータ検出ＲＯＭ３のチップ
セレクト端子はアクティブとなり、アドレス端子には“
５Ａ９”が入力され、この結果データには１が出力され
る。このためＩ／Ｏプロテクトブレーク信号２３は１す
なわちアクティブとなりエミュレーションを中止させる
ことが可能となる。
上述した従来の１チップマイクロコンピュータ開発装置
はＩ／Ｏチップに対して不正データを書き込んでしまう
ために、不正データ書込み後入出力ポート端子が不正モ
ードになるという欠点がある。
はＩ／Ｏチップに対して不正データを書き込んでしまう
ために、不正データ書込み後入出力ポート端子が不正モ
ードになるという欠点がある。
本チップでは入力ポートの仕様で、入出力ポート端子に
外部からの入力信号源が接続されているアプリケーショ
ンにおいては、不正データ書込みにより入出力ポート端
子が出力ポートとなると、外部からの入力信号と入出力
ポート端子からの出力信号が衝突し、誤動作が発生する
という欠点がある。
外部からの入力信号源が接続されているアプリケーショ
ンにおいては、不正データ書込みにより入出力ポート端
子が出力ポートとなると、外部からの入力信号と入出力
ポート端子からの出力信号が衝突し、誤動作が発生する
という欠点がある。
またＩ／Ｏライトプロテクト後再度エミュレーションス
タート時にあらかじめプログラムにより正常データを書
き込まなければならないという欠点がある。
タート時にあらかじめプログラムにより正常データを書
き込まなければならないという欠点がある。
上述した従来の１チップマイクロコンピュータ開発装置
に対し本発明は、Ｉ／Ｏライトデータ検出・補正用メモ
リを有する。これによりＩ／Ｏチップに対して不正デー
タを書き込もうとした場合にも正常データに補正して書
き込まれるため、不正データ書込みによる誤動作が無い
という相違点を有する。
に対し本発明は、Ｉ／Ｏライトデータ検出・補正用メモ
リを有する。これによりＩ／Ｏチップに対して不正デー
タを書き込もうとした場合にも正常データに補正して書
き込まれるため、不正データ書込みによる誤動作が無い
という相違点を有する。
また不正ライト検出ブレーク後再度エミュレーションス
タート時にあらかじめ本チップと同一の正常データを書
き込む必要が無いという、相違点を有する。
タート時にあらかじめ本チップと同一の正常データを書
き込む必要が無いという、相違点を有する。
本発明の１チップマイクロコンピュータ開発装置は、Ｉ
ｌｏに対する不正ライトデータ検出・補正用のメモリを
有している。
ｌｏに対する不正ライトデータ検出・補正用のメモリを
有している。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のブロック図を示す。ま
た第５図（ａ）に５Ａ番地にマツピングされた入出力ボ
ートモード切替レジスタに対する不正ライトデータ検出
・補正ＲＯＭＩのデータ内容を示す。このデータの上位
１ビツトは、第５図（ｂ）に示すＩ／Ｏプロテクトブレ
ーク信号であり、下位１バイトは、入力データに対する
補正データである。たとえば、入力データが“／Ｏ０１
”の場合は補正データ“／Ｏ１１″となる。
た第５図（ａ）に５Ａ番地にマツピングされた入出力ボ
ートモード切替レジスタに対する不正ライトデータ検出
・補正ＲＯＭＩのデータ内容を示す。このデータの上位
１ビツトは、第５図（ｂ）に示すＩ／Ｏプロテクトブレ
ーク信号であり、下位１バイトは、入力データに対する
補正データである。たとえば、入力データが“／Ｏ０１
”の場合は補正データ“／Ｏ１１″となる。
第１図において、Ｉ／Ｏレジスタの不正ライトデータ検
出・補正用のデータを書き込んだ不正ライトデータ検出
・補正用ＲＯＭＩを装着する。
出・補正用のデータを書き込んだ不正ライトデータ検出
・補正用ＲＯＭＩを装着する。
プロセッサユニット４より工／Ｏチップ５にデータを書
き込む場合の動作を説明する。
き込む場合の動作を説明する。
プロセッサユニット４よりアドレスバス１１に“５Ａ”
を出力し、データバス１２に正常データ“６”または不
正データ“９”を出力し、Ｉ／Ｏライト信号２４をアク
ティブとする。これに件ない、パスバッファ６はＯＦＦ
となる。Ｉ ／ Ｏデータバス１３には、補正データバ
ス１４を介して不正ライトデータ検出・補正ＲＯＭＩの
データ“６”または“Ｂ”が出力される。これにより工
／Ｏチップ５の“５Ａ”番地に正常データ“６”または
“Ｂ”が書き込まれる。従って入出力ポートモード切替
レジスタにより制御される入出力ボート端子２８は入力
ボートとなる。不正ライトデータ検出・補正ＲＯＭＩの
チップセレクト端子はアクティブとなり、アドレス端子
には５ Ａ ６ ”または“５Ａ９”が入力され、この
結果Ｄ４には“０″または“１”が出力さｈる。このた
めプロセッサユニット４より正常データ“６”を出力し
た場合にはＩ／Ｏプロテクトブレーク信号２３は０すな
わちインアクティブとなる。不正データ“９″を出力し
た場合にはＩ／Ｏプロテクトブレーク信号２３はｌすな
わちアクティブとなりエミュレーションを中止させるこ
とが可能となる。
を出力し、データバス１２に正常データ“６”または不
正データ“９”を出力し、Ｉ／Ｏライト信号２４をアク
ティブとする。これに件ない、パスバッファ６はＯＦＦ
となる。Ｉ ／ Ｏデータバス１３には、補正データバ
ス１４を介して不正ライトデータ検出・補正ＲＯＭＩの
データ“６”または“Ｂ”が出力される。これにより工
／Ｏチップ５の“５Ａ”番地に正常データ“６”または
“Ｂ”が書き込まれる。従って入出力ポートモード切替
レジスタにより制御される入出力ボート端子２８は入力
ボートとなる。不正ライトデータ検出・補正ＲＯＭＩの
チップセレクト端子はアクティブとなり、アドレス端子
には５ Ａ ６ ”または“５Ａ９”が入力され、この
結果Ｄ４には“０″または“１”が出力さｈる。このた
めプロセッサユニット４より正常データ“６”を出力し
た場合にはＩ／Ｏプロテクトブレーク信号２３は０すな
わちインアクティブとなる。不正データ“９″を出力し
た場合にはＩ／Ｏプロテクトブレーク信号２３はｌすな
わちアクティブとなりエミュレーションを中止させるこ
とが可能となる。
第２図は本発明の第２の実施例のブロック図である。
まず第２図において不正ライトデータ検出・補正ＲＡＭ
２に不正ライトデータ検出・補正用のデータを書き込む
場合の動作を説明する。
２に不正ライトデータ検出・補正用のデータを書き込む
場合の動作を説明する。
まずＲＡＭ書込みセレクト端子１８を“０”とする。こ
れにより、パスバッファ７．８はＯＦＦとなりパスバッ
ファ９，／ＯはＯＮとなり、書込ミ上位アドレスバス１
９はＲＡＭ上位アドレスバス１５と、書込み下位アドレ
スバス２０はＲＡＭ下位アドレスバス１６と、書込みデ
ータバス２１はＲＡＭデータバス１７とそれぞれ接続さ
れる。
れにより、パスバッファ７．８はＯＦＦとなりパスバッ
ファ９，／ＯはＯＮとなり、書込ミ上位アドレスバス１
９はＲＡＭ上位アドレスバス１５と、書込み下位アドレ
スバス２０はＲＡＭ下位アドレスバス１６と、書込みデ
ータバス２１はＲＡＭデータバス１７とそれぞれ接続さ
れる。
またＡ Ｎ Ｄゲート２２を介してＲＡＭチップセレク
ト信号２６は“０”となる。不正ライトデータ検出・補
正ＲＡＭ２のチップセレクト端子はアクティブとなる。
ト信号２６は“０”となる。不正ライトデータ検出・補
正ＲＡＭ２のチップセレクト端子はアクティブとなる。
この状態で、第５図（ａ）に示す不正ライトデータ検出
・補正メモリへの書込みアドレス及びデータをそれぞれ
書込み上位アドレスバス１９．書込み下位アドレスバス
２０及び書込みデータバス２１を介して入力する。
・補正メモリへの書込みアドレス及びデータをそれぞれ
書込み上位アドレスバス１９．書込み下位アドレスバス
２０及び書込みデータバス２１を介して入力する。
さらにＲＡＭ書込み用端子２７を“０″とし、不正ライ
トデータ検出・補正ＲＡＭ２のライト端子をアクティブ
とする。これにより書込み上位アドレスバス１９．書込
み下位アドレスバス２０及び書込みデータバス２１上の
アドレスとデータが不正ライトデータ検出・補正ＲＡＭ
２に書き込まれる。
トデータ検出・補正ＲＡＭ２のライト端子をアクティブ
とする。これにより書込み上位アドレスバス１９．書込
み下位アドレスバス２０及び書込みデータバス２１上の
アドレスとデータが不正ライトデータ検出・補正ＲＡＭ
２に書き込まれる。
不正ライトデータ検出・補正ＲＡＭ２への書き込みが完
了すると、ＲＡＭ書込み用端子２７を“１″とする。ま
たＲＡＭ書込みセレクト端子１８を“１”にすることに
よりＲＡＭ書込み信号２５を介してパスバッファ７．８
はＯＮとなり、パスバッファ９，／ＯはＯＦＦとなる。
了すると、ＲＡＭ書込み用端子２７を“１″とする。ま
たＲＡＭ書込みセレクト端子１８を“１”にすることに
よりＲＡＭ書込み信号２５を介してパスバッファ７．８
はＯＮとなり、パスバッファ９，／ＯはＯＦＦとなる。
この状態でプロセッサユニット４よりＩ／Ｏチップ５に
データを書き込む場合の動作を説明する。
データを書き込む場合の動作を説明する。
プロセッサユニット４よりアドレスバス１１に“５Ａ″
を出力し、データバス１２に正常デーダ°６”または不
正データ“９”を出力し、Ｉ／Ｏライト信号２４をアク
ティブとする。これに伴ないパスバッファ６はＯＦＦと
なる。ＡＮＤゲート２２を介してＲＡＭチップセレクト
信号２６は“０″となり、不正ライトデータ検出・補正
ＲＡＭ２のチップセレクト端子はアクティブとなる。
を出力し、データバス１２に正常デーダ°６”または不
正データ“９”を出力し、Ｉ／Ｏライト信号２４をアク
ティブとする。これに伴ないパスバッファ６はＯＦＦと
なる。ＡＮＤゲート２２を介してＲＡＭチップセレクト
信号２６は“０″となり、不正ライトデータ検出・補正
ＲＡＭ２のチップセレクト端子はアクティブとなる。
アドレスバス１１．データバス１２に出力された値はＲ
ＡＭ上位アドレスバス１５およびＲＡＭ下位アドレスバ
ス１６を介して不正ライトデータ検出・補正ＲＡＭ２に
取り込まれ、Ｉ／Ｏデータバス１３には、ＲＡＭデータ
バス１７及び補正データバス１４を介して、不正ライト
データ検出・補正ＲＡＭ２のデータ“６”または“Ｂ”
が出力される。これによりＩ／Ｏチップ５の“５Ａ”番
地に正常データ“６”または“Ｂ”が書き込まれる。従
って入出力ポートモード切替レジスタにより制御される
入出力ポート端子２８は入力ポートとなる。不正ライト
データ検出・補正ＲＡＭ２のチップセレクト端子はアク
ティブとなりアドレス端子には“５Ａ６″または“５Ａ
９”が入力され、この結果Ｄ４には“０”または“１″
が出力される。このためプロセッサユニット４より正常
データ“６”を出力した場合にはＩ／Ｏプ四テクトブレ
ーク信号２３は０すなわちインアクティブとなる。不正
データ“９”を出力した場合には工／Ｏプロテクトブレ
ーク信号２３は１すなわちアクティブとなりエミュレー
タ９ンを中止させることが可能となる。
ＡＭ上位アドレスバス１５およびＲＡＭ下位アドレスバ
ス１６を介して不正ライトデータ検出・補正ＲＡＭ２に
取り込まれ、Ｉ／Ｏデータバス１３には、ＲＡＭデータ
バス１７及び補正データバス１４を介して、不正ライト
データ検出・補正ＲＡＭ２のデータ“６”または“Ｂ”
が出力される。これによりＩ／Ｏチップ５の“５Ａ”番
地に正常データ“６”または“Ｂ”が書き込まれる。従
って入出力ポートモード切替レジスタにより制御される
入出力ポート端子２８は入力ポートとなる。不正ライト
データ検出・補正ＲＡＭ２のチップセレクト端子はアク
ティブとなりアドレス端子には“５Ａ６″または“５Ａ
９”が入力され、この結果Ｄ４には“０”または“１″
が出力される。このためプロセッサユニット４より正常
データ“６”を出力した場合にはＩ／Ｏプ四テクトブレ
ーク信号２３は０すなわちインアクティブとなる。不正
データ“９”を出力した場合には工／Ｏプロテクトブレ
ーク信号２３は１すなわちアクティブとなりエミュレー
タ９ンを中止させることが可能となる。
以上説明したように本発明はＩｌｏに対する不 ・正ラ
イトデータ検出・補正用のメモリを有することにより、
工／Ｏチップに対して不正データを、書き込もうとした
場合にも正常データに補正して書き込むため、不正デー
タ書込みによる誤動作が無いという効果がある。
イトデータ検出・補正用のメモリを有することにより、
工／Ｏチップに対して不正データを、書き込もうとした
場合にも正常データに補正して書き込むため、不正デー
タ書込みによる誤動作が無いという効果がある。
また不正ライト検出ブレーク後再度エミュレーションス
タート時にあらかじめ本チップと同一の正常データを書
き込む必要がないという効果がある。
タート時にあらかじめ本チップと同一の正常データを書
き込む必要がないという効果がある。
第１図は本発明の第１の実施例のブロック図、第２図は
本発明の第２の実施例のプロ、り図、第３図は従来の１
チップマイクロコンピュータ開発装置のブロック図、第
４図は固定ビットを有する１７０例、第５図は本発明の
１チップマイクロコンピュータ開発装置のライトデータ
検出・補正ＲＯＭ （ＲＡＭ）と従来の１チップマイク
ロコンピュータ開発装置の不正ライトデータ検出ＲＯＭ
への書き込みデータ例を示す。 １・・・・・・不正ライトデータ検出・補正ＲＯＭ、２
・・・・・・不正ライトデータ検出・補正ＲＡＭ、３・
・・・・・補正ライトデータ検出ＲＯＭ、４・・・・・
・プロセッサユニット、５・・・・・・Ｉ／Ｏチップ、
６〜／Ｏ・・・・・・パスバッファ、１１・・・・・・
アドレスバス、１２・・・・・・データバス、１３・・
・・・・工／Ｏデータバス、１４・・・・・・補正デー
タバス、１５・・・・・・ＲＡＭ上位アドレスバス、１
６・・・・・・ＲＡＭ下位アドレスバス、１７・・・・
・・ＲＡＭデータバス、１８・・・・・・ＲＡＭ書込み
セレクト端子、１９・・・・・・書込み上位アドレスバ
ス、２０・・・・・・書込み下位アドレスバス、２１・
・・・・・書込みデータバス、２２・・・・・・ＡＮＤ
ゲート、２３・・・・・・Ｉ／Ｏプロテクトブレーク信
号、２４・・・・・・工／Ｏライト信号、２５・・・・
・・ＲＡＭ書込み信号、２６・・・・・・ＲＡＭチップ
セレクト信号、２７・・・・・・ＲＡＭ書込み用端子、
２８・・・・・・入出力ポート端子。 代理人 弁理士 内 原 音 牛４図 手、Ｓ 口
本発明の第２の実施例のプロ、り図、第３図は従来の１
チップマイクロコンピュータ開発装置のブロック図、第
４図は固定ビットを有する１７０例、第５図は本発明の
１チップマイクロコンピュータ開発装置のライトデータ
検出・補正ＲＯＭ （ＲＡＭ）と従来の１チップマイク
ロコンピュータ開発装置の不正ライトデータ検出ＲＯＭ
への書き込みデータ例を示す。 １・・・・・・不正ライトデータ検出・補正ＲＯＭ、２
・・・・・・不正ライトデータ検出・補正ＲＡＭ、３・
・・・・・補正ライトデータ検出ＲＯＭ、４・・・・・
・プロセッサユニット、５・・・・・・Ｉ／Ｏチップ、
６〜／Ｏ・・・・・・パスバッファ、１１・・・・・・
アドレスバス、１２・・・・・・データバス、１３・・
・・・・工／Ｏデータバス、１４・・・・・・補正デー
タバス、１５・・・・・・ＲＡＭ上位アドレスバス、１
６・・・・・・ＲＡＭ下位アドレスバス、１７・・・・
・・ＲＡＭデータバス、１８・・・・・・ＲＡＭ書込み
セレクト端子、１９・・・・・・書込み上位アドレスバ
ス、２０・・・・・・書込み下位アドレスバス、２１・
・・・・・書込みデータバス、２２・・・・・・ＡＮＤ
ゲート、２３・・・・・・Ｉ／Ｏプロテクトブレーク信
号、２４・・・・・・工／Ｏライト信号、２５・・・・
・・ＲＡＭ書込み信号、２６・・・・・・ＲＡＭチップ
セレクト信号、２７・・・・・・ＲＡＭ書込み用端子、
２８・・・・・・入出力ポート端子。 代理人 弁理士 内 原 音 牛４図 手、Ｓ 口
Claims (1)
- ターゲットする１チップマイクロコンピュータのＩ／Ｏ
機能を実現するためのＩ／Ｏエミュレータ及び前記Ｉ／
Ｏエミュレータへの不正ライトデータ検出及び補正用の
メモリを有することを特徴とするマイクロコンピュータ
開発装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011111A JPH0775002B2 (ja) | 1988-01-20 | 1988-01-20 | マイクロコンピュータ開発装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011111A JPH0775002B2 (ja) | 1988-01-20 | 1988-01-20 | マイクロコンピュータ開発装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01185736A true JPH01185736A (ja) | 1989-07-25 |
| JPH0775002B2 JPH0775002B2 (ja) | 1995-08-09 |
Family
ID=11768897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63011111A Expired - Lifetime JPH0775002B2 (ja) | 1988-01-20 | 1988-01-20 | マイクロコンピュータ開発装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775002B2 (ja) |
-
1988
- 1988-01-20 JP JP63011111A patent/JPH0775002B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0775002B2 (ja) | 1995-08-09 |
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