JPH01185738A - アドレストレース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置に関し、特に実行した一連の命
令アドレスを格納してお（アドレストレース回路に関す
る。

〔従来の技術〕

最近のマイクロコンピュータの発展は目覚ましく、その
応用システムの開発も盛んになされている。短期間に効
率のよいプログラムの開発が現在重要な課題となってお
り、その際アドレストレーサを含む種々の開発用ツール
もコスト、効率などの点から一層の進展が期待されてい
る。

従来、この種のアドレストレース回路には次のような２
種類のものが知られている。第１のものは、実行した一
連の命令の全てのアドレスを格納するように構成されて
いる。一方、第２のものは、分岐命令の発生を検知する
ように構成され、すなわち、分岐命令を判別する手段と
、割り込み発生を判別する手段と、さらに分岐前後の命
令のアドレスを格納する手段とを有している。

〔発明が解決しようとする課題〕

しかしながら、これらの従来のアドレストレース回路に
は次のような欠点があった。

前者の場合は、実行した一連の命令のうち、最新の複数
ステップ分の命令のアドレスを全て格納しなければなら
ない。従って、実行結果の解析に必要なステップの記憶
も考慮すると、ハードウェアｌが大きくなるという欠点
があった。

後者の場合は、前者のような欠点はないが、分岐発生を
検出するための制御回路などを考慮しなければならず、
回路が複雑になるという欠点があった。

そこで本発明の目的は、実行される命令のアドレスを比
較して分岐の発生を検出することにより、簡単な構成で
アドレス情報を得ることができるアドレストレース回路
を提供することにある。

〔課題を解決するための手段〕

本発明のアドレストレース回路は、中央処理装置に設け
られ、実行した一連の命令のアドレスを格納しておく回
路であって、実行直前の命令のアドレスを保持する第１
命令アドレス保持回路と、この−第１保持回路の保持内
容に１を加算する加算回路と、この加算回路による加算
結果である上記実行直前の命令のアドレスに１を加算し
た値をセットする第２命令アドレス保持回路と、上記第
１命令アドレス保持回路に保持された実行直前の命令ア
ドレスをセットする第３命令アドレス保持回路と、上記
第１および第２命令アドレス保持回路に保持された上記
実行直前の命令のアドレスと上記実行直前の命令のアド
レスに１を加算した値とを比較する比較回路と、この比
較回路による比較結果が不一致のとき、上記第１および
第３命令アドレス保持回路の内容を格納する、複数ワー
ド分のスタックおよびスタック制御回路とを具備するも
のである。

従って、本発明によるアドレストレース回路を用いると
、実行直前の命令のアドレスと、この実行直前の命令の
アドレスに１を加算した値とを比較するので、分岐の発
生を容易に検出することができる。また、異なるプロセ
ッサからの命令に対しても共通の簡単なハードウェアに
よりアドレストレース情報を集めることができる。

〔実施例〕

以下実施例につき本発明の詳細な説明する。

第１図は、本発明によるアドレストレース回路の一実施
例を示すブロック図、第２図は命令の実行が分岐すると
きの動作を示すタイミング図である。

第１図において、第１命令アドレス保持レジスタ１１は
、信号線１２を介して図示しない中央処理装置から命令
アドレスを受信する。さらに、信号線１３を介して、こ
の受信した命令アドレスを＋１加算器１４、比較器１５
、第３命令アドレス保持レジスタ１６、スタックメモリ
１７に送出する。＋１加算器１４は、信号線１９を介し
て第２命令・アドレスレジスタ２０に上記命令アドレス
を送出する。この第２命令アドレスレジスタ２０からの
出力は信号線２２を介して比較器１５に入力される。比
較器１５の出力は、信号線２３を介してスタック制御回
路２４に送られ、このスタック′５ｉ制御回路２４はそ
の出力を信０号線２５を介してスタックメモリ２６に格
納する。

次に動作につき説明する。

図示しない中央処理装置から命令アドレス２８（第２図
ａ）が第１命令アドレス保持レジスタ１１に送られる。

この第１命令アドレス保持レジスタ１１は、実行中の命
令アドレス２９（同図ｂ）を保持する１ワードのレジス
タである。この実行中の命令アドレス２９（同図ｂ）は
、＋１加算器１４、比較器１５、第３命令アドレス保持
レジスタ１６に送出される。加算器１４は、上記の第１
命令アドレス保持レジスタ１１に保持された実行中の命
令アドレス、すなわち直前に実行した命令アドレス３０
（第２図ｄ）に１を加算する。この加算器１４の直前に
実行した命令アドレス３０に１を加えた信号３１（第２
図Ｃ）は、第２命令アドレス保持レジスタ２０に送出さ
れる。この第２命令アドレス保持レジスタ２０は、上記
直前に実行した命令アドレスに１を加えた信号３１の値
で、分岐がなかったとき実行される命令アドレスを予測
して保持する１ワードのレジスタである。一方、第３命
令アドレス保持レジスタ１６は、第１命令アドレス保持
レジスタ１１に保持された直前に実行した命令アドレス
３０（第２図ｄ）を保持するｌワードのレジスタである
。ここで、第１命令アドレス保持レジスタ１１の内容が
更新されると、第２命令アドレスレジスタ２０は、この
更新前の第１命令アドレス保持レジスタ１１の内容に１
を足した値を保持している。従って、第１および第２命
令アドレス保持レジスタ２０の内容は、分岐しなかった
ときは等しく、分岐したときは異なる値になる。比較器
１５は、上記の第１および第２命令アドレス保持レジス
タ１１．２０の内容を比較し、その結果をスタック制御
回路２４に送出する。第２図ｅは、比較器１５が不一致
を検出した検出信号３２を示したものである。第２図の
各信号２８〜３２の信号Ａ−Ａ＋　３．Ｂ、Ｂ＋　１は
命令アドレスを示す。以上により、命令アドレスＡ＋２
とＢが分岐前後の命令アドレスとしてスタックメモリ１
７に格納される。

〔発明の効果〕

以上説明したように本発明は、実行直前のアドレスとこ
れに１を加算した値とを比較することにより分岐の発生
を検出するので、分岐命令を解読しなくて済む効果があ
り、また命令セットが異なるプロセッサに対して共通の
ハードウェアで効果的なアドレストレース情報を収集で
きる効果がある。

【図面の簡単な説明】

第１図は本発明によるアドレストレース回路の一実施例
を示すブロック図、第２図は命令アドレスが分岐すると
きの装置の動作を示すタイミング図である。 １１・・・・・・第１命令アドレス保持レジスタ、１４
・・・・・・＋１加算器、 １５・・・・・・比較器、 １６・・・・・・第３命令アドレス保持レジスタ、１７
・・・・・・スタックメモリ、 ２０・・・・・・第２命令アドレス保持レジスタ、２４
・・・・・・スタック制御回路。

Claims (1)

1. 【特許請求の範囲】 　中央処理装置に設けられる、実行した一連の命令のア
   ドレスを格納しておくアドレストレース回路において、 実行直前の命令のアドレスを保持する第１命令アドレス
   保持回路と、 この第１命令アドレス保持回路の保持内容に１を加算す
   る加算回路と、 この加算回路による加算結果である前記実行直前の命令
   のアドレスに１を加算した値をセットする第２命令アド
   レス保持回路と、 前記第１命令アドレス保持回路に保持された実行直前の
   命令アドレスをセットする第３の命令アドレス保持回路
   と、 前記第１および第２命令アドレス保持回路に保持された
   前記実行直前の命令のアドレスと前記実行直前の命令の
   アドレスに１を加算した値とを比較する比較回路と、 この比較回路による比較結果が不一致のとき、前記第１
   および第３命令アドレス保持回路の内容を格納する、複
   数のワード分のスタックおよびスタック制御回路 とを具備することを特徴とするアドレストレース回路。