JPH0118587B2 - - Google Patents
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- Publication number
- JPH0118587B2 JPH0118587B2 JP56179653A JP17965381A JPH0118587B2 JP H0118587 B2 JPH0118587 B2 JP H0118587B2 JP 56179653 A JP56179653 A JP 56179653A JP 17965381 A JP17965381 A JP 17965381A JP H0118587 B2 JPH0118587 B2 JP H0118587B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- potential level
- power source
- control element
- internal circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明はCMOSで構成された集積回路（以
下CMOS Ｉ・Ｃという）に係り、特にラツチア
ツプを防止したCMOS Ｉ・Ｃに関する。
下CMOS Ｉ・Ｃという）に係り、特にラツチア
ツプを防止したCMOS Ｉ・Ｃに関する。
CMOS Ｉ・Ｃの動作は通常１電源で行うのが
普通であるが、２電源を必要とする場合もある。
その際、電源の投入順序を誤まると前記電源から
CMOS Ｉ・Ｃの構造に起因する過電流が流れ出
す、いわゆるラツチアツプ現象が発生することが
ある。
普通であるが、２電源を必要とする場合もある。
その際、電源の投入順序を誤まると前記電源から
CMOS Ｉ・Ｃの構造に起因する過電流が流れ出
す、いわゆるラツチアツプ現象が発生することが
ある。
第１図は、CMOS Ｉ・Ｃのラツチアツプ現象
を説明するための図であつて、Ｎ型サブストレー
ト上に形成されたCMOSトランジスタの断面構
造及び相互接続を示したものである。
を説明するための図であつて、Ｎ型サブストレー
ト上に形成されたCMOSトランジスタの断面構
造及び相互接続を示したものである。
１は低い電位レベルを有する電源端子で、例え
ば５〜6Vの電源が、２は高い電位レベルを有す
る電源端子で、例えば10〜12Vの電源が接続され
ている。３は共通電源端子であつて通常は接地さ
れている。４，５はそれぞれＰチヤネル、Ｎチヤ
ネルMOSトランジスタである。ＰチヤネルMOS
トランジスタ４のソース６は電源端子１に接続さ
れ、ＮチヤネルMOSトランジスタ５のソース７
及びＰウエル層８は相互接続されて共通電源端子
３に接続されている。
ば５〜6Vの電源が、２は高い電位レベルを有す
る電源端子で、例えば10〜12Vの電源が接続され
ている。３は共通電源端子であつて通常は接地さ
れている。４，５はそれぞれＰチヤネル、Ｎチヤ
ネルMOSトランジスタである。ＰチヤネルMOS
トランジスタ４のソース６は電源端子１に接続さ
れ、ＮチヤネルMOSトランジスタ５のソース７
及びＰウエル層８は相互接続されて共通電源端子
３に接続されている。
さて、このような接続をされたCMOS Ｉ・Ｃ
において、電源端子１のみに低い電位レベルを有
する電源が接続され、電源端子２には、まだ高い
電位レベルを有する電源が接続されていない状態
を考える。
において、電源端子１のみに低い電位レベルを有
する電源が接続され、電源端子２には、まだ高い
電位レベルを有する電源が接続されていない状態
を考える。
ＰチヤネルMOSトランジスタ４のソース６の
サブストレート９、Ｐウエル層８およびＮチヤネ
ルMOSトランジスタ５のソース７によつて
PNPNサイリスタが構成されており、そのアノ
ードとＮゲート間が順方向バイアスされ、Ｐゲー
トとカソードが接続された形になつている。従が
つて、高い電位レベルを有する電源が電源端子２
に接続された瞬間、上記のPNPNサイリスタが
駆動されて、電源端子１及び２から共通電源端子
３に向かう過電流が生じ、いわゆるラツチアツプ
現象が起こる。一方逆に電源端子２のみに高い電
位レベルを有する電源が接続され、電源端子２に
は、まだ低い電位レベルを有する電源が接続され
ていない状態では、上記PNPNサイリスタのア
ノードとＮゲート間は逆バイアスされているの
で、低い電位レベルを有する電源が電源端子１に
接続されてもPNPNサイリスタは駆動されない
ので、ラツチアツプ現象は起こらない。
サブストレート９、Ｐウエル層８およびＮチヤネ
ルMOSトランジスタ５のソース７によつて
PNPNサイリスタが構成されており、そのアノ
ードとＮゲート間が順方向バイアスされ、Ｐゲー
トとカソードが接続された形になつている。従が
つて、高い電位レベルを有する電源が電源端子２
に接続された瞬間、上記のPNPNサイリスタが
駆動されて、電源端子１及び２から共通電源端子
３に向かう過電流が生じ、いわゆるラツチアツプ
現象が起こる。一方逆に電源端子２のみに高い電
位レベルを有する電源が接続され、電源端子２に
は、まだ低い電位レベルを有する電源が接続され
ていない状態では、上記PNPNサイリスタのア
ノードとＮゲート間は逆バイアスされているの
で、低い電位レベルを有する電源が電源端子１に
接続されてもPNPNサイリスタは駆動されない
ので、ラツチアツプ現象は起こらない。
従がつて、このような従来のCMOS Ｉ・Ｃで
は電源の投入順序において、電位レベルの低い電
源を電位レベルの高い電源よりも先に印加しては
ならないという制約があつた。
は電源の投入順序において、電位レベルの低い電
源を電位レベルの高い電源よりも先に印加しては
ならないという制約があつた。
この発明の目的は、電源投入順序に制約を設け
なくてもラツチアツプ現象を引き起こすことのな
いCMOS Ｉ・Ｃを提供するにある。
なくてもラツチアツプ現象を引き起こすことのな
いCMOS Ｉ・Ｃを提供するにある。
この目的を達成するためにこの発明において
は、高い電位レベルを有する第１の電源と、低い
電位レベルを有する第２の電源とが印加されて動
作する内部回路を有してなるCMOS集積回路に
おいて、前記第２の電源と前記内部回路との間に
介在し、前記第１の電源が印加された場合に限り
前記第２の電源を前記内部回路に接続させる制御
素子を設ける事を特徴としている。
は、高い電位レベルを有する第１の電源と、低い
電位レベルを有する第２の電源とが印加されて動
作する内部回路を有してなるCMOS集積回路に
おいて、前記第２の電源と前記内部回路との間に
介在し、前記第１の電源が印加された場合に限り
前記第２の電源を前記内部回路に接続させる制御
素子を設ける事を特徴としている。
以下、この発明実施例を第２図、第３図に基づ
いて詳細に説明する。なお、図面中の符号に関し
ては、第１図と同一部分は同一符号を付してあ
る。
いて詳細に説明する。なお、図面中の符号に関し
ては、第１図と同一部分は同一符号を付してあ
る。
第２図は、この発明の第１の実施例を示す回路
図であつて、ＰチヤネルMOSトランジスタ４、
ＮチヤネルMOSトランジスタ５を複数組合わせ
る事により内部回路を構成している。１０はこの
発明によつて付加された制御素子であつて、本実
施例では単一のＮチヤネルMOSトランジスタを
使用している。制御素子１０は内部回路と一体に
同一サブストレート上に集積化出来る。制御素子
１０は低い電位レベルを有する電源端子１と内部
回路との間に接続されており、その制御端子１１
によつて高い電位レベルを有する電源が印加され
たか否かを検出し、この信号に応答して制御素子
１０を動作させ、低い電位レベルを有する電源が
内部回路に印加されるよう動作する。本実施例で
は制御端子１１が直接電源端子２に接続されてい
る。電源端子１と内部回路とは制御素子１０を介
して接続されているが、制御端子１１に高い電位
レベルを有する電源が印加されない限り、制御素
子１０は動作しないので、内部回路を動作させる
べき低い電位レベルを有する電源は内部回路には
印加されない。なお制御端子１１と共通電源端子
３との間に接続された抵抗１２は、電源端子２に
高い電位レベルを有する電源が印加されていない
状態で、制御素子１０を確実に非導通の状態に保
つために設けられている。
図であつて、ＰチヤネルMOSトランジスタ４、
ＮチヤネルMOSトランジスタ５を複数組合わせ
る事により内部回路を構成している。１０はこの
発明によつて付加された制御素子であつて、本実
施例では単一のＮチヤネルMOSトランジスタを
使用している。制御素子１０は内部回路と一体に
同一サブストレート上に集積化出来る。制御素子
１０は低い電位レベルを有する電源端子１と内部
回路との間に接続されており、その制御端子１１
によつて高い電位レベルを有する電源が印加され
たか否かを検出し、この信号に応答して制御素子
１０を動作させ、低い電位レベルを有する電源が
内部回路に印加されるよう動作する。本実施例で
は制御端子１１が直接電源端子２に接続されてい
る。電源端子１と内部回路とは制御素子１０を介
して接続されているが、制御端子１１に高い電位
レベルを有する電源が印加されない限り、制御素
子１０は動作しないので、内部回路を動作させる
べき低い電位レベルを有する電源は内部回路には
印加されない。なお制御端子１１と共通電源端子
３との間に接続された抵抗１２は、電源端子２に
高い電位レベルを有する電源が印加されていない
状態で、制御素子１０を確実に非導通の状態に保
つために設けられている。
本実施例では制御素子１０に単一のＮチヤネル
MOSトランジスタを使用したので簡単な構成で
実現出来るという利点がある。制御素子１０は、
本実施例のような単一構造に限定されることなく
複数のMOSトランジスタを組合せて構成出来る
ことはいうまでもない。また制御端子１１の接続
位置も、直接高い電位レベルを有する電源端子２
に限定されるものではなく、高い電位レベルを検
出出来る位置であれば良い。
MOSトランジスタを使用したので簡単な構成で
実現出来るという利点がある。制御素子１０は、
本実施例のような単一構造に限定されることなく
複数のMOSトランジスタを組合せて構成出来る
ことはいうまでもない。また制御端子１１の接続
位置も、直接高い電位レベルを有する電源端子２
に限定されるものではなく、高い電位レベルを検
出出来る位置であれば良い。
第３図は、この発明の第２の実施例を示す回路
図である。１１は内部回路に印加される入力信号
の１つであつて、このような入力信号１１も、低
い電位レベルを有する電源とみなされる場合に
は、内部回路の静電破壊を防止する保護ダイオー
ド１２のアノードと電源端子１との間に制御素子
１０を介在させれば、第１の実施例と同様な効果
が期待出来る。
図である。１１は内部回路に印加される入力信号
の１つであつて、このような入力信号１１も、低
い電位レベルを有する電源とみなされる場合に
は、内部回路の静電破壊を防止する保護ダイオー
ド１２のアノードと電源端子１との間に制御素子
１０を介在させれば、第１の実施例と同様な効果
が期待出来る。
即ち、第３図に示した回路においては、保護ダ
イオード１２が順方向にバイアスされないように
すれば良いからである。
イオード１２が順方向にバイアスされないように
すれば良いからである。
なお、第２の実施例においても、制御素子１０
の構成に関しては第１の実施例の場合と同様であ
る。
の構成に関しては第１の実施例の場合と同様であ
る。
以上、詳細に説明したように、この発明におい
ては、スイツチ機能を有する制御素子を低い電位
レベルを有する電源と内部回路との間に介在さ
せ、この制御素子の導通、非導通を高い電位レベ
ルを有する電源によつて制御するようにしたの
で、電源又は入力信号の投入順序を制約する必要
がなくなるという利点を有する。
ては、スイツチ機能を有する制御素子を低い電位
レベルを有する電源と内部回路との間に介在さ
せ、この制御素子の導通、非導通を高い電位レベ
ルを有する電源によつて制御するようにしたの
で、電源又は入力信号の投入順序を制約する必要
がなくなるという利点を有する。
第１図は、CMOS Ｉ・Ｃのラツチアツプ現象
を説明するための図、第２図は、この発明の第１
の実施例を示す回路図、第３図は第２の実施例を
示す回路図である。 １，２……電源端子、１０……制御素子。
を説明するための図、第２図は、この発明の第１
の実施例を示す回路図、第３図は第２の実施例を
示す回路図である。 １，２……電源端子、１０……制御素子。
Claims (1)
- 【特許請求の範囲】 １ 高い電位レベルを有する第１の電源と、低い
電位レベルを有する第２の電源とが印加されて動
作する内部回路を有してなるCMOS集積回路に
おいて、前記第２の電源と前記内部回路との間に
介在し、前記第１の電源が印加された場合に限
り、前記第２の電源を前記内部回路に接続させる
制御素子を具備してなるCMOS集積回路。 ２ 特許請求の範囲第１項記載のCMOS集積回
路において、前記第２の電源が前記内部回路への
入力信号の１つであるCMOS集積回路。 ３ 特許請求の範囲第１項又は第２項記載の
CMOS集積回路において、前記制御素子は前記
内部回路と一体に集積化されたＮチヤネルトラン
ジスタであるCMOS集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56179653A JPS5882560A (ja) | 1981-11-11 | 1981-11-11 | Ｃｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56179653A JPS5882560A (ja) | 1981-11-11 | 1981-11-11 | Ｃｍｏｓ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5882560A JPS5882560A (ja) | 1983-05-18 |
| JPH0118587B2 true JPH0118587B2 (ja) | 1989-04-06 |
Family
ID=16069531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56179653A Granted JPS5882560A (ja) | 1981-11-11 | 1981-11-11 | Ｃｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5882560A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59153331A (ja) * | 1983-02-21 | 1984-09-01 | Toshiba Corp | 半導体装置 |
| US4571505A (en) * | 1983-11-16 | 1986-02-18 | Inmos Corporation | Method and apparatus of reducing latch-up susceptibility in CMOS integrated circuits |
| JPH01220470A (ja) * | 1988-02-29 | 1989-09-04 | Fujitsu Ltd | 相補型半導体集積回路装置 |
| US8685800B2 (en) * | 2012-07-27 | 2014-04-01 | Freescale Semiconductor, Inc. | Single event latch-up prevention techniques for a semiconductor device |
-
1981
- 1981-11-11 JP JP56179653A patent/JPS5882560A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5882560A (ja) | 1983-05-18 |
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