JPH01220470A - 相補型半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 相補型半導体集積回路装置、特に、複数の電源端子を有
しかつ半導体基板内に相補型金属・酸化物・半導体（Ｃ
ＭＯ３）構造を含む集積回路（ＩＣ）装置に関し、 装置の外部における煩雑な電源投入順序の設定を不要に
する一方で、ラッチアンプを完全に防止することを目的
とし、 相補型半導体構造を含む基板に供給するための第１の電
圧を受け入れる第１の電源端子と、前記基板上に形成さ
れた相補型半導体集積回路に供給するための第２の電圧
を受け入れる第２の電源端子と、該第１および第２の電
圧に応答し、該第２の電圧が印加された時に該第２の電
圧を少なくとも該第１の電圧の印加時点より後の時点ま
で遅延させ、前記相補型半導体集積回路に供給する手段
とを備えるように構成する。

〔産業上の利用分野〕

本発明は、相補型半導体集積回路装置に関し、特に、複
数の電源端子を有しかつ半導体基板内に相補型金属・酸
化物・半導体（ＣＭＯ３）構造を含む集積回路（ＩＣ）
装置に関する。

〔従来の技術、および発明が解決しようとする課題〕

ＣＭＯ３構造を含むＩＣ装置においてはその構造上、条
件によってランチアップが生じることは知られている。

これは、例えばＩＣの入出力部分に雑音が入った時に、
ＣＭＯＳを構成しているｐｎｐｎ部分がサイリスタ動作
を起こし、それによって電源端子から接地端子に大電流
が流れる現象である。このラフチアツブは場合によって
はＩＣ自体の破壊をひき起こし、好ましくないので、可
能な限りラッチアップの発生が起こり難いような構造あ
るいは条件を設定する必要がある。

ところで、０ＭＯ３−ＩＣ装置としてアナログ・ディジ
タル（Ａ／Ｄ）コンバータを内蔵したワンチップ型マイ
クロコンピュータを考えると、該Ａ／Ｄコンバータに供
給するための電源電圧と該マイクロコンピュータに供給
するための電源電圧とは、仮に同じ電圧であっても、別
系統にした方が好適である。これは、例えば一方の電源
ラインにノイズが重畳したとしても、別系統になってい
ればその影響が他方の電源ラインに波及するのを防止す
ることができるからである。従って、このような事情に
鑑みて各電源電圧に対応した複数の電源端子を有する０
ＭＯ３−ＩＣ装置が提案されている。

しかしながら、複数の電源端子を有する０ＭＯ３−ＩＣ
装置の場合には、たとえＩＣの入出力部分に雑音が入ら
なくても、各電源電圧の印加タイミングのずれに起因し
てラッチアップが生じる可能性がある。以下、このラッ
チアップのメカニズムについて、従来形の“−例として
の０ＭＯ３−ＩＣ装置を示す第８図（ａ）〜（ｄ）を参
照しながら説明する。

第８図（ａ）は外観を示し、同図において５０は０ＭＯ
３−ＩＣ装置すなわちチップ、４０は該チップに複数（
図示の例示では２系統）の電源電圧ＶｃｃおよびＡＶｃ
ｃを供給するレギュレータを示す。第８図（ｂ）は、チ
ップ内部のＣＭＯ３構造を断面的に示したものである。

同図において５１はｎ型半導体基板（ｎ−５ＩＩＢ）　
、５２は該基板内に形成されたｐ型ウェル（ｐ−ＷＥＬ
Ｌ）を示す、この場合、電源電圧Ｖｃｃは基板用電源と
して用いられ、電源電圧＾Ｖｃｃは該基板上に形成され
た回路（図示の例示ではＣＭＯＳインバータ）のための
電源として用いられている。

ＣＭＯ３構造の場合、基板内に寄生素子が形成されるこ
とは知られている。第８図（ｂ）の例示では、基板５１
内にはｐｎｐ型トランジスタＴ、および抵抗Ｒ５が形成
され、ウェル５２内にはｎｐｎ型トランジスタＴ２およ
び抵抗Ｒ８が形成される。従って、基板内においては第
８図（ｃ）に示されるような等価回路が構成される。

第８図（ｄ）は、電源電圧＾Ｖｃｃが電源電圧Ｖｃｃに
比べてタイミング的に時間ｔ１だけ早くチップに印加さ
れた場合のタイミング図を示している。このように、回
路用の電源電圧ＡＶｃｃが基板コンタクト用の電源電圧
Ｖｃｃよりも早く立上がると、電源電圧Ｖｃｃが定常電
圧に達するまでの過渡的な期間において、ｐｎｐ型トラ
ンジスタＴ、のベース電位Ｖ、はエミッタ電位ＡＶｃｃ
よりも低くなる　（第８図（ｃ）参照）。この時、その
電位差がトランジスタＴ１のベース・エミッタ間電圧Ｖ
ＩＩＥよりも大きくなると該トランジスタＴ、はオンす
る、その結果、ウェル５２内の寄生抵抗Ｒ８に電流が流
れると共に、ｎｐｎ型トランジスタＴ！のベースにも電
流が流れ込み、それによって該トランジスタＴ２はオン
する。トランジスタＴ２がオンするとそのコレクタ電位
、すなわちトランジスタＴ１のベース電位はさらに低下
し、該トランジスタＴ、のベース・エミッタ間の電位差
はますます大きくなってトランジスタＴ１のオン状態は
維持される。つまり、サイリスク動作が維持され、ラフ
チアツブ状態となる。′ 従って、ラッチアップ状態を回避するためには、第８図
の例示の場合、電源電圧ＡＶｃｃの印加タイミングが電
源電圧Ｖｃｃのそれよりも遅延するように外部のレギュ
レータ４０において電源投入のシーケンスを設定する必
要がある。つまり、電源投入の際にはいかなる時点にお
いてもトランジスタＴ。

のベース・エミッタ間の電位差がＶＩＩＥよりも大きく
ならないように、印加タイミングを調整しなければなら
ない。このことは、チップに電源供給を行うレギュレー
タ等の外部装置の構成を複雑にするばかりでなく、該チ
ップを使用するユーザにとって極めて使い勝手の悪いも
のにするので、好ましいことではない。

これに対処するための１つの手段として、チップに対す
る電源電圧ＡＶｃｃの印加タイミングが電源電圧Ｖｃｃ
のそれよりも遅延するように該チップの外部において工
夫した構成が考えられる。その−構成例は第９図（ａ）
および（ｂ）に示される。

第９図（ａ）に示される構成によれば、チップ５０の電
源電圧Ｖｃｃ用の端子とレギュレータ４０”の出力端と
の間は直接接続されているが、チップ５０の電源電圧Ａ
Ｖｃｃ用の端子とレギュレータ４０゛　の出力端との間
には抵抗器Ｒが介在されている。従って、レギュレータ
４０”から電源電圧が供給されると、時定数によって回
路用の電源電圧ＡＶｃｃの印加波形に遅延が生じ、（ｂ
）に示されるように、基板コンタクト用の電源電圧Ｖｃ
ｃが定常電圧に達してから回路用の電源電圧ＡＶｃｃが
定常電圧に達するまでの間に時間ｔ、の遅延が生じる。

これによって、デバイスをラフチアツブ状態から回避す
ることが可能となる。しかしながら、挿入した抵抗器の
分だけ電圧降下を生じるため、実際的ではない。

本発明は、上述した従来技術における課題に鑑み創作さ
れたもので、装置の外部における煩雑な電源投入順序の
設定を不要にする一方で、ラッチアップを完全に防止す
ることができる相補型半導体集積回路装置を提供するこ
とを目的としている。

〔課題を解決するための手段〕

上述した従来技術における課題は、ＣＭＯＳを構成して
いるｐｎｐｎ部分がサイリスク動作を起こさないように
各電源電圧の印加タイミングを内部で設定することによ
り、解決され得る。

従って、本発明による相補型半導体集積回路装置は、第
１図の原理ブロック図に示されるように、相補型半導体
構造を含む基板４に供給するための第１の電圧Ｖｃｃを
受け入れる第１の電源端子１と、前記基板上に形成され
た相補型半導体集積回路５に供給するための第２の電圧
＾Ｖｃｃを受け入れる第２の電源端子２と、該第１およ
び第２の電圧に応答し、該第２の電圧ＡＶｃｃが印加さ
れた時に該第２の電圧を少なくとも該第１の電圧Ｖｃｃ
の印加時点より後の時点まで遅延させ、ＡＶｃｃ’　と
して相補型半導体集積回路５に供給する手段３とを備え
ている。

〔作　用〕 上述した構成によれば、第１の電源端子ｌに印加される
基板４用の第１の電圧Ｖｃｃと第２の電源端子２に印加
される相補型半導体集積回路（ＣＭＯＳ−ＩＣ）５用の
第２の電圧ＡＶｃｃとの間の印加タイミングにかかわら
ず、装置内部においては常に、第２の電圧ＡＶｃｃが第
１の電圧Ｖｃｃよりも遅く印加されるようになっている
。このようにして本発明の装置は、ＣＭＯＳ−ＩＣにお
けるラフチアツブ現象を完全に防止するものであり、ま
た、装置の外部における煩雑な電源投入順序の設定を不
要にしている。

なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述する実施例を
用いて説明する。

〔実施例〕

第２図（ａ）および（ｂ）には本発明の一実施例として
のＣＭＯＳ−Ｉ　Ｃ装置の構成が示される。

第２図（ａ）は外観を示し、同図においてｌＯは２系統
の電源電圧ＶｃｃおよびＡＶｃｃ　（電圧は共に５Ｖ）
を供給するレギュレータ、２０は該レギュレータからの
電源供給を受けるＣＭＯＳ−ＩＣ装置すなわちチップを
示す、２１および２２はそれぞれ電源端子を表す。

第２図（ｂ）はチップ内部の構成を示したものである。

同図において２３は中央処理装置（ＣＰ　Ｕ）等を含む
ディジタル回路を示し、該回路は電源端子２１から印加
される電圧Ｖｃｃの供給を受けて作動する。２４はＣＰ
Ｕの処理のために用いられるＡ／Ｄコンバータ等を含む
アナログ回路であって、第２図には図示しないがＣＭＯ
Ｓ構造を含んでいる。

２５はアナログ回路２４と電源端子２２との間に介在さ
れたトランスファゲートとしてのｎチャネル型ＭＯＳト
ランジスタを示し、該トランジスタは、電源端子２２か
ら印加される電圧ＡＶｃｃを後述の“１１”レベルの制
御信号Ｒ３Ｔに応答してアナログ回路２４に供給する機
能を有している。アナログ回路２４に供給される電圧を
ＡＶｃｃ’　で表す。２６はトランジスタ２５と並列に
アナログ回路２４と電源端子２２との間に介在されたト
ランスファゲートとしてのｐチャネル型ＭＯ３）ランリ
スクを示し、そのゲートにはｎチャネル型ＭＯ３Ｉ−ラ
ンリスク２５のゲートに印加される信号がインバータ２
７を介して供給されるようになっており、機能的にはト
ランジスタ２５と同じである。

３０はパワー・オン・リセット回路であって、マイクロ
コンピュータ（チップ）には通常備えられているもので
、チップに電源電圧Ｖｃｃが印加された時に該電圧の立
上り時点から所定時間の間だけマイクロコンピュータを
リセット状態に保持しておく機能を有している。この所
定時間を以下「リセット期間」と称する。パワー・オン
・リセット回路３０は、リセット期間経過後に前述のロ
ー・アクティブの制御信号Ｒ３Ｔを“Ｈ”レベルにして
出力する。これによって、リセット状態が解除されると
共に、ｎチャネルトランジスタ２５およびｎチャネルト
ランジスタ２６が共にオンし、電源端子２２からのアナ
ログ系の電源電圧ＡＶｃｃがＡＶｃｃ’　としてアナロ
グ回路２４に供給される。

従って第２図の構成によれば、チップに印加される電源
電圧ＶｃｃおよびＡＶｃｃの間の投入タイミングにかか
わらず、チップ内部においては常に、アナログ回路２４
に実際に印加される電圧ＡＶｃｃ’　の投入タイミング
はディジタル回路２３に実際に印加される電圧Ｖｃｃの
投入タイミングより遅れるようになっている。

第３図および第４図には第２図装置の動作タイミングの
各側が示される。第３図の例示は、ディジタル系の電源
電圧Ｖｃｃとアナログ系の電源電圧ＡＶｃｃとが同時に
チップに印加された場合の動作タイミングを示しており
、一方、第４図の例示は、ディジタル系の電源電圧Ｖｃ
ｃよりもアナログ系の電源電圧＾Ｖｃｃの方が時間ｔ０
だけ早く印加された場合の動作タイミングを示している
。いずれの場合にも、電圧ＡＶｃｃ’　の印加タイミン
グは電圧Ｖｃｃの印加タイミングより遅れている。

次に、第２図装置が奏する効果について、第５図（ａ）
および（ｂ）を参照しながら説明する。

第５図（ａ）は第２図装置におけるチップ内部の０ＭＯ
３構造を断面的に示したもので、図中、２８はｎ型半導
体基板（ｎ−５ＯＢ）　、２９は該基板内に形成された
ｐ型ウェル（ｐ−ＷＥＬＬ）を示す。同図に示されるよ
うに、寄生素子として基板２８内にはｐｎｐ型トランジ
スタＴ１および抵抗Ｒ８が形成され、ウェル２９内には
ｎｐｎ型トランジスタＴ２および抵抗Ｒ６１が形成され
る。従って、基板内においては第５図（ｂ）に示される
ような等価回路が構成される。

前述したように本実施例の装置によれば、電圧＾Ｖｃｃ
’　の印加に先立って電圧Ｖｃｃが印加されるようにチ
ップ内部で電源投入順序が規定されている。

従って、電圧Ｖｃｃが定常電圧に立上ってから電圧ＡＶ
ｃｃ’が定常電圧に立上るまでの期間（第３図および第
４図のリセット期間に相当）において、ｐｎｐ型トラン
ジスタＴ、のベース電位ｖｌ＋は、エミッタ電位ＡＶｃ
ｃ’　より高くなることはあっても、逆に低くなる状態
は起こり得ない。つまりトランジスタＴ□はオフ状態を
維持し、それによって、０ＭＯ３を構成しているｐｎｐ
ｎ部分はサイリスク動作を起こし得ず、ラッチアップ状
態を回避することが可能となる。

また、チップ内部で電源投入順序が規定されるよう構成
されているので、外部のレギュレータ１０において電源
投入のシーケンスを厳密に設定する必要がない。このこ
とは、該レギュレータの構成を簡素化するのに寄与し、
該チップを使用するユーザにとっては極めて使い勝手が
良くなることを意味するので、極めて好ましい。

さらに、トランスファゲートとしてのトランジスタ２５
および２６のオン抵抗は非常に小さいので、電圧降下は
ほとんどなく、それ故、電源端子２２に印加された電圧
＾Ｖｃｃの大きさを損なうことなく、電圧ＡＶｃｃ’　
としてアナログ回路２４に供給することができる。

次に、・第２図におけるパワー・オン・リセット回路の
構成例について、第６図、第７図（ａ）および（ｂ）を
参照しながら説明する。

第６図に示されるパワー・オン・リセット回路は、一端
に電源電圧Ｖｃｃが供給される抵抗器３１と、該抵抗器
の他端とアースとの間に接続されたキャパシタ３２と、
該抵抗器の他端に接続されたインバータ３３と、該イン
バータの出力を反転させて制御信号Ｒ３Ｔとして出力す
るインバータ３４とから構成されている。

第７図（ａ）に示されるパワー・オン・リセット回路は
、電源電圧Ｖｃｃの立上りに応答して所定周波数のクロ
ックＣＩＪの発振を開始する発振器３５と、発振された
クロックの数をカウントし、所定の値をカウントした時
点でキャリー出力として制御信号Ｒ５Ｔを出力するカウ
ンタ３６とから構成されている。この場合、カウンタ３
６がカウント動作を開始してからオーバーフローするま
での時間がリセット期間に相当する（第７図（ｂ）参照
）。

なお、上述した実施例ではアナログ系の電源電圧を伝達
するためのトランスファゲートとして１対のトランジス
タ２５および２６を用いたが、これは、基板効果を考え
るとｐチャネルトランジスタ２６だけでも充分である。

〔発明の効果〕

以上説明したように本発明の相補型半導体集積回路装置
によれば、０ＭＯ３を構成しているｐｎｐｎ部分がサイ
リスク動作を起こさないように各電源電圧の印加タイミ
ングを内部で設定しているので、ラッチアップを完全に
防止することができるのはもちろんのこと、装置の外部
において煩雑な電源投入順序の設定を行う必要がなくな
る。

これによって、外部装置の構成を簡素化することが可能
となり、また、本装置を使用するユーザにとって極めて
使い勝手の良いものとなる。

【図面の簡単な説明】

第１図は本発明による相補型半導体集積回路装置の原理
ブロック図、 第２図（ａ）および（ｂ）は本発明の一実施例としての
０ＭＯ３−ＩＣ装置の構成を示す図で、（ａ）は外観図
、（ｂ）は内部構成図、 第３図は第２図装置の動作タイミングの一例を示す図、 第４図は第２図装置の動作タイミングの他の例を示す図
、 第５図（ａ）および（ｂ）は第２図装置におけるチップ
内部のＣＭＯ３構造を示す図で、（ａ）は断面図、（ｂ
）は基板内等価回路図、 第６図は第２図におけるパワー・オン・リセット回路の
一構成例を示す図、 第７図（ａ）および（ｂ）は第２図におけるパワー・オ
ン・リセット回路の他の構成例を示す図で、（ａ）はブ
ロック図、（ｂ）は動作タイミング図、第８図（ａ）〜
（ｄ）は従来形の一例としての０ＭＯ３−ＩＣ装置にお
ける問題点を説明するための図で、（ａ）は外観図、（
ｂ）はチップ内部の０ＭＯ８構造を示す断面図、（ｃ）
は基板内等価回路図、（ｄ）は電源投入タイミング図、 第９図（ａ）および（ｂ）は従来形の他の例としての０
ＭＯ３−ＩＣ装置における問題点を説明するための図で
、（ａ）は外観図、（ｂ）は電源投入タイミング図、 である。 （符号の説明） ｌ、２・・・電源端子、 ３・・・遅延手段、 ４・・・基板、 ５・・・相補型半導体集積回路（０ＭＯ３−ＩＣ）、Ｖ
ｃｃ　、＾Ｖｃｃ−、＾シｃｃ’　”’電圧。 本発明による相補型半導体集積 回路装置の原理ブロック図 第１図 （ａ）外観図 （ｂ）　　内部講成図 本発明の一実施例としてのＣＭＯ８ＩＣ装置の構成を示
す図 第２図装置の動作タイミングの一例を示す図第３図 第２図装置の動作タイミングの他の例を示す父系４図 １ソ （ａ）断面ス （ｂ）基板内等価回路図 第２図装置におけるチップ内部の ＣＭＯ８簿造を示す図 第５図 第２図における・ぐワー・オン・リセット回路の一構成
例を示す図 第６図 （ａ）　　ブロック図 （ｂ）動作タイミング図 第２図におけるパワー・オン・リセット回路の他の構成
例を示す図 第７図 （ｂ）チップ内部のＣＭＯＳ構造を示す断面図（Ｃ）基
板内等価回路図　　（ｄ）ｉ源投入タイミング図従来形
の一例としてのＣＭＯ３ＩＣ装置における問題点を説明
するための図 ′＄８図

Claims (1)

1. 【特許請求の範囲】 　相補型半導体構造を含む基板（４）に供給するための
   第１の電圧（Ｖｃｃ）を受け入れる第１の電源端子（１
   ）と、 前記基板上に形成された相補型半導体集積回路（５）に
   供給するための第２の電圧（ＡＶｃｃ）を受け入れる第
   ２の電源端子（２）と、 該第１および第２の電圧に応答し、該第２の電圧（ＡＶ
   ｃｃ）が印加された時に該第２の電圧を少なくとも該第
   １の電圧（Ｖｃｃ）の印加時点より後の時点まで遅延さ
   せ（ＡＶｃｃ’）、前記相補型半導体集積回路に供給す
   る手段（３）と、 を備えてなる相補型半導体集積回路装置。