JPH01185943A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH01185943A JPH01185943A JP63011335A JP1133588A JPH01185943A JP H01185943 A JPH01185943 A JP H01185943A JP 63011335 A JP63011335 A JP 63011335A JP 1133588 A JP1133588 A JP 1133588A JP H01185943 A JPH01185943 A JP H01185943A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に装置基板の表
裏両面に形成した回路を相互に接続する構造を有する半
導体集積回路装置に関する。
裏両面に形成した回路を相互に接続する構造を有する半
導体集積回路装置に関する。
従来、半導体集積回路装置では、第４図に示すように、
半導体集積回路基板の中央領域に内部回路部ｌを形成し
、その周囲に入出力回路部２を形成し、更にその周囲に
電極パッド３を配設した構成となついる。この電極パッ
ド３は基板に設けた回路配線によって前記入出力回路部
２に接続されており、ここにボンディングワイヤを接続
することにより外部への電気接続が行われる。このため
、電極パッド３はボンディングワイヤを接続することが
できるように所定以上の寸法に形成する必要がある。
半導体集積回路基板の中央領域に内部回路部ｌを形成し
、その周囲に入出力回路部２を形成し、更にその周囲に
電極パッド３を配設した構成となついる。この電極パッ
ド３は基板に設けた回路配線によって前記入出力回路部
２に接続されており、ここにボンディングワイヤを接続
することにより外部への電気接続が行われる。このため
、電極パッド３はボンディングワイヤを接続することが
できるように所定以上の寸法に形成する必要がある。
第５図はその一例の断面構造であり、基板１１は厚い酸
化膜１２で画成された領域に素子拡散層１３を形成し、
これで内部回路部や入出力回路部を構成している。そし
て、この上には層間絶縁膜１４、下層配線１５９層間絶
縁膜１６を順次形成し、この上に上層配線１７を形成し
ている。そして、この上層配線１７を覆う絶縁膜１８の
一部に窓１８ａを設け、この窓１８ａにおいて露呈され
る上層配線１７の一部を電極パッド３として構成してい
る。
化膜１２で画成された領域に素子拡散層１３を形成し、
これで内部回路部や入出力回路部を構成している。そし
て、この上には層間絶縁膜１４、下層配線１５９層間絶
縁膜１６を順次形成し、この上に上層配線１７を形成し
ている。そして、この上層配線１７を覆う絶縁膜１８の
一部に窓１８ａを設け、この窓１８ａにおいて露呈され
る上層配線１７の一部を電極パッド３として構成してい
る。
（発明が解決しようとする課題〕
上述した従来の集積回路装置では、集積回路装置の高集
積化に伴って電極パッド３の数が増大されると、これに
より第４図に示したように電極パッド３の配設スペース
も増大し、したがって入出力回路部２及び内部回路部１
の配設スペースが低減され、これらの回路に制限を受け
、高集積化が困難になるという問題がある。また、逆に
電極パッド３の数が制限されることもあり、回路設計の
自由度が損なわれることになる。
積化に伴って電極パッド３の数が増大されると、これに
より第４図に示したように電極パッド３の配設スペース
も増大し、したがって入出力回路部２及び内部回路部１
の配設スペースが低減され、これらの回路に制限を受け
、高集積化が困難になるという問題がある。また、逆に
電極パッド３の数が制限されることもあり、回路設計の
自由度が損なわれることになる。
本発明は電極パッドの増大する一方で回路部の配設スペ
ースの減少を防止することを可能にした半導体集積回路
装置を提供することを目的としている。
ースの減少を防止することを可能にした半導体集積回路
装置を提供することを目的としている。
本発明の半導体集積回路装置は、半導体基板の裏面周辺
部に電極パッドを配設するとともに、半導体基板の表面
周辺部にはこの電極パッドに対応してスルーホール部を
配設し、この電極パッドとスルーホール部とを半導体基
板を貫通するロッド状の配線材により相互に電気的に接
続し、かつ半導体基板の表面側ではスルーホール部の周
囲に入出力回路部を配設した構成としている。
部に電極パッドを配設するとともに、半導体基板の表面
周辺部にはこの電極パッドに対応してスルーホール部を
配設し、この電極パッドとスルーホール部とを半導体基
板を貫通するロッド状の配線材により相互に電気的に接
続し、かつ半導体基板の表面側ではスルーホール部の周
囲に入出力回路部を配設した構成としている。
上述した構成の半導体集積回路装置では、電極パッドを
基板の裏面に配設し、表面側では微小面積のスルーホー
ル部を配設してその周囲に入出力回路部を配設するので
、その分向部回路部の面積を増大し、かつ基板の表裏面
を有効に利用した回路装置を構成することが可能となる
。
基板の裏面に配設し、表面側では微小面積のスルーホー
ル部を配設してその周囲に入出力回路部を配設するので
、その分向部回路部の面積を増大し、かつ基板の表裏面
を有効に利用した回路装置を構成することが可能となる
。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例を示し、同図（ａ）は一部の
表面図、同図（ｂ）は裏面図である。
表面図、同図（ｂ）は裏面図である。
この半導体集積回路装置は、チップの周辺部に配設する
電極バッド３をチップ裏面に配設し、チップ表面には内
部回路部１や入出力回路部２に接続される回路４に接続
されたスルーホール部５を配設している。そして、チッ
プ表面では入出力回路部２を、このスルーホール部５の
周囲に配設し、その分向部回路部１の面積を周辺方向に
拡大させている。
電極バッド３をチップ裏面に配設し、チップ表面には内
部回路部１や入出力回路部２に接続される回路４に接続
されたスルーホール部５を配設している。そして、チッ
プ表面では入出力回路部２を、このスルーホール部５の
周囲に配設し、その分向部回路部１の面積を周辺方向に
拡大させている。
第２図はその一部の断面図である。半導体集積回路装置
のチップを構成する基板１１は、表面側では厚い酸化膜
１２で画成された領域に素子拡散層１３を形成し、これ
で内部回路部や入出力回路部を構成している。そして、
この上には眉間絶縁膜１４．下層配線１５３層間絶縁膜
１６を順次形成し、この上に上層配線１７及び絶縁膜１
８を形成している。
のチップを構成する基板１１は、表面側では厚い酸化膜
１２で画成された領域に素子拡散層１３を形成し、これ
で内部回路部や入出力回路部を構成している。そして、
この上には眉間絶縁膜１４．下層配線１５３層間絶縁膜
１６を順次形成し、この上に上層配線１７及び絶縁膜１
８を形成している。
また、基板１１の裏面側では必要な回路部を適宜形成す
るとともに、その面上に形成した絶縁膜１９上には配線
２０で電極パッド３を形成し、絶縁膜２１で周囲を覆っ
ている。
るとともに、その面上に形成した絶縁膜１９上には配線
２０で電極パッド３を形成し、絶縁膜２１で周囲を覆っ
ている。
そして、前記基板１１の厚さ方向に貫通孔２２を開設し
、ここに周面を絶縁コーテイング膜２４で被覆されたロ
ッド状の配線材２３を挿通し、かつその上下端を夫々前
記上層配線１７．電極パッド３としての配線２０に接続
することにより、上層配線１７の一部に形成したスルー
ホール部５を電極パッド３に電気接続させている。
、ここに周面を絶縁コーテイング膜２４で被覆されたロ
ッド状の配線材２３を挿通し、かつその上下端を夫々前
記上層配線１７．電極パッド３としての配線２０に接続
することにより、上層配線１７の一部に形成したスルー
ホール部５を電極パッド３に電気接続させている。
このスルーホール部５の製造方法を第３図（ａ）乃至第
３図（ｄ）の模式的な断面図で説明する。
３図（ｄ）の模式的な断面図で説明する。
先ず、第３図（ａ）のように、半導体基板３１の表面に
酸化膜３２と絶縁膜３３．３４を形成し、裏面に絶縁膜
３５を形成する。
酸化膜３２と絶縁膜３３．３４を形成し、裏面に絶縁膜
３５を形成する。
次に、第３図（ｂ）のように、半導体基板３１にレーザ
ビームを照射し、基板の表裏を貫通する孔３６を開設す
る。そして、周囲を絶縁材３８でコーティングされたロ
ッド状の導体３７を基板の厚さに切断し、その両端を露
呈させた上で第３図（ｃ）のように貫通孔３６内に挿入
する。
ビームを照射し、基板の表裏を貫通する孔３６を開設す
る。そして、周囲を絶縁材３８でコーティングされたロ
ッド状の導体３７を基板の厚さに切断し、その両端を露
呈させた上で第３図（ｃ）のように貫通孔３６内に挿入
する。
しかる上で、第３図（ｄ）のように、前記基板の表面側
絶縁膜３４及び裏面側絶縁膜３５の各露呈面に対してメ
タライズ処理を施し、夫々に導体１０３９．４０を形成
する。このメタライズにより、前記導体３７の両端は夫
々導体膜３９．４０に電気的に接続され、これで両導体
膜３９．４０が電気接続される。
絶縁膜３４及び裏面側絶縁膜３５の各露呈面に対してメ
タライズ処理を施し、夫々に導体１０３９．４０を形成
する。このメタライズにより、前記導体３７の両端は夫
々導体膜３９．４０に電気的に接続され、これで両導体
膜３９．４０が電気接続される。
したがって、前記第２図の構成において、ロッド状の配
線材２３を第３図の方法により基板１１内に埋設させる
ことにより、上層配線１７を配線２０に接続できる。こ
れにより、基板１１の表面側の回路４に接続されている
スルーホール部５を裏面側に設けた電極パッド３に電気
接続し、この電極パッド３を通して外部への電気接続を
行うことができる。したがって、従来外部接続用バット
を配置していた基板の表面領域には小さな面積のスルー
ホール部５を設けるのみでよ（、その周辺を入出力回路
部２として使用することにより、内部回路部１の面積を
第４図に示した従来のものに比較して大幅に増大できる
。
線材２３を第３図の方法により基板１１内に埋設させる
ことにより、上層配線１７を配線２０に接続できる。こ
れにより、基板１１の表面側の回路４に接続されている
スルーホール部５を裏面側に設けた電極パッド３に電気
接続し、この電極パッド３を通して外部への電気接続を
行うことができる。したがって、従来外部接続用バット
を配置していた基板の表面領域には小さな面積のスルー
ホール部５を設けるのみでよ（、その周辺を入出力回路
部２として使用することにより、内部回路部１の面積を
第４図に示した従来のものに比較して大幅に増大できる
。
なお、ロッド状配線材２３は周面に絶縁コーテイング膜
２４を施しているため基板１１とは電気的に絶縁状態を
保持することができる。
２４を施しているため基板１１とは電気的に絶縁状態を
保持することができる。
以上説明したように本発明は、半導体基板の裏面周辺部
に配設した電極パッドと、表面周辺部に配設したスルー
ホール部とを半導体基板を貫通するロッド状の配線材に
より相互に電気的に接続しているので、表面側では微小
面積のスルーホール部を配設するのみでよく、スルーホ
ール部の周囲に入出力回路部を配設でき、その分向部回
路部の面積を増大し、かつ基板の両面有効利用を図り、
高集積度の回路装置を構成できる効果がある。
に配設した電極パッドと、表面周辺部に配設したスルー
ホール部とを半導体基板を貫通するロッド状の配線材に
より相互に電気的に接続しているので、表面側では微小
面積のスルーホール部を配設するのみでよく、スルーホ
ール部の周囲に入出力回路部を配設でき、その分向部回
路部の面積を増大し、かつ基板の両面有効利用を図り、
高集積度の回路装置を構成できる効果がある。
第１図（ａ）及び（ｂ）は本発明の一実施例の一部の表
面図及び裏面図、第２図は本発明の一実施例の要部の拡
大断面図、第３図（ａ）乃至第３図（ｄ）は製造方法の
一例を工程順に示す模式的な断面図、第４図は従来構造
の半導体集積回路装置の一部の表面図、第５図は従来構
造の一部の拡大断面図である。 １・・・内部回路部、２・・・入出力回路部、３・・・
電極パッド、４・・・回路、５・・・スルーホール、１
１・・・基板、１２・・・厚い酸化膜、１３・・・拡散
層、１４・・・層間絶縁膜、１５・・・下層配線、１６
・・・層間絶縁膜、１７・・・上層配線、１８・・・絶
縁膜、１９・・・絶縁膜、２０・・・配線、２１・・・
絶縁膜、２２・・・貫通孔、２３・・・配線材、２４・
・・絶縁コーテイング膜、３１・・・基板、３２・・・
酸化膜、３３．３４・・・絶縁膜、３５・・・絶縁膜、
３６・・・貫通孔、３７・・・絶縁材、３８・・・絶縁
コーテイング膜、３９．４０・・・導体膜。 第３図
面図及び裏面図、第２図は本発明の一実施例の要部の拡
大断面図、第３図（ａ）乃至第３図（ｄ）は製造方法の
一例を工程順に示す模式的な断面図、第４図は従来構造
の半導体集積回路装置の一部の表面図、第５図は従来構
造の一部の拡大断面図である。 １・・・内部回路部、２・・・入出力回路部、３・・・
電極パッド、４・・・回路、５・・・スルーホール、１
１・・・基板、１２・・・厚い酸化膜、１３・・・拡散
層、１４・・・層間絶縁膜、１５・・・下層配線、１６
・・・層間絶縁膜、１７・・・上層配線、１８・・・絶
縁膜、１９・・・絶縁膜、２０・・・配線、２１・・・
絶縁膜、２２・・・貫通孔、２３・・・配線材、２４・
・・絶縁コーテイング膜、３１・・・基板、３２・・・
酸化膜、３３．３４・・・絶縁膜、３５・・・絶縁膜、
３６・・・貫通孔、３７・・・絶縁材、３８・・・絶縁
コーテイング膜、３９．４０・・・導体膜。 第３図
Claims (1)
- １、少なくとも半導体基板の表面側に内部回路部、入出
力回路部を有する半導体集積回路装置において、半導体
基板の裏面周辺部に電極パッドを配設するとともに、半
導体基板の表面周辺部にはこの電極パッドに対応してス
ルーホール部を配設し、前記電極パッドとスルーホール
部とを半導体基板を貫通するロッド状の配線材により相
互に電気的に接続し、かつ半導体基板の表面側では前記
スルーホール部の周囲に入出力回路部を配設したことを
特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011335A JPH01185943A (ja) | 1988-01-21 | 1988-01-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011335A JPH01185943A (ja) | 1988-01-21 | 1988-01-21 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01185943A true JPH01185943A (ja) | 1989-07-25 |
Family
ID=11775161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63011335A Pending JPH01185943A (ja) | 1988-01-21 | 1988-01-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01185943A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5432357A (en) * | 1992-04-16 | 1995-07-11 | Kabushiki Kaisha Kobe Seiko Sho | Diamond film electronic devices |
| US5449929A (en) * | 1992-12-21 | 1995-09-12 | Mitsubishi Denki Kabushiki Kaisha | IPG transistor semiconductor integrated circuit device |
| US5737052A (en) * | 1994-12-07 | 1998-04-07 | International Business Machines Corporation | Liquid crystal display and manufacturing process thereof with drive circuit and active matrix connected via through hole |
| JP2006108236A (ja) * | 2004-10-01 | 2006-04-20 | Shinko Electric Ind Co Ltd | 貫通電極付基板の製造方法 |
| JP2006135233A (ja) * | 2004-11-09 | 2006-05-25 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US7531876B2 (en) | 2004-09-24 | 2009-05-12 | Kabushiki Kaisha Toshiba | Semiconductor device having power semiconductor elements |
| US8115312B2 (en) | 2004-06-30 | 2012-02-14 | Renesas Electronics Corporation | Semiconductor device having a through electrode |
-
1988
- 1988-01-21 JP JP63011335A patent/JPH01185943A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5432357A (en) * | 1992-04-16 | 1995-07-11 | Kabushiki Kaisha Kobe Seiko Sho | Diamond film electronic devices |
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| US8115312B2 (en) | 2004-06-30 | 2012-02-14 | Renesas Electronics Corporation | Semiconductor device having a through electrode |
| US8436468B2 (en) | 2004-06-30 | 2013-05-07 | Renesas Electronics Corporation | Semiconductor device having a through electrode |
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