JPS5988863A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5988863A JPS5988863A JP57199206A JP19920682A JPS5988863A JP S5988863 A JPS5988863 A JP S5988863A JP 57199206 A JP57199206 A JP 57199206A JP 19920682 A JP19920682 A JP 19920682A JP S5988863 A JPS5988863 A JP S5988863A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- main surface
- lsi
- electrode
- substrates
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/722—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between stacked chips
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分腎
本発明は、゛１′導体装置に関するものであり、特に高
密度多機能化１１′導体装置を提供するものである。
密度多機能化１１′導体装置を提供するものである。
従来例の構成とその問題点
システム機器の小形化、高速化の要求に伴い、半導体集
積回路（以降ＬＳＩと称する）ｉ！”？ｉ密度化。
積回路（以降ＬＳＩと称する）ｉ！”？ｉ密度化。
多機能化をする１ｆが望外れている。との為、 ＬＳＩ
パターンの微細化がはかられているが、微細化に１″１
′う種々の間１ｍある為、実用トは微細化には限界があ
る。又、多機Ｃ肚化へのアプローチとしては高集積化に
よる大規模ＬＳＩ化が行われている。一方、多機能化す
る為に半導体プロセスの複合化も一部に試みられている
が実用化にｄ、至−１ていない。
パターンの微細化がはかられているが、微細化に１″１
′う種々の間１ｍある為、実用トは微細化には限界があ
る。又、多機Ｃ肚化へのアプローチとしては高集積化に
よる大規模ＬＳＩ化が行われている。一方、多機能化す
る為に半導体プロセスの複合化も一部に試みられている
が実用化にｄ、至−１ていない。
即ち屓種の゛Ｉ′−導体デバイスを同一基板上に形成す
る事は現在の技術では困難とされる。
る事は現在の技術では困難とされる。
この為、）１４導体装置を多機能化、高積化する為に同
種又は異種の半導体基板を高密度実装する技術が提案さ
れ、一部に実施されている。
種又は異種の半導体基板を高密度実装する技術が提案さ
れ、一部に実施されている。
従来の一例を第１図をもとに説明する。
第１図に於いて、セラミック基板１の上向上には、配線
パターン２及び外部電極３が設けてあり、史にＬＳＩチ
ップ４の電極部と、同基板１−配線パターン２の−・部
とを接続する為の内部電極（図ボせず）が配置されてい
る。ＬＳＩチップ４の電極は、凸状をなす、いわゆるバ
ンプ形式で形成され、該バンプと、前記内部電極とは直
接に接続される“ソリソプチノブ″により接続される。
パターン２及び外部電極３が設けてあり、史にＬＳＩチ
ップ４の電極部と、同基板１−配線パターン２の−・部
とを接続する為の内部電極（図ボせず）が配置されてい
る。ＬＳＩチップ４の電極は、凸状をなす、いわゆるバ
ンプ形式で形成され、該バンプと、前記内部電極とは直
接に接続される“ソリソプチノブ″により接続される。
本構成によれば、同・基板上に複数の同オΦ、又３・・
−７ は異種のＬＳＩチップを載置し更にＬＳＩチップ相互を
配線できる為、従来の構成に比較するとＬＳＩを高密度
に実装する事が可能と々っている。
−７ は異種のＬＳＩチップを載置し更にＬＳＩチップ相互を
配線できる為、従来の構成に比較するとＬＳＩを高密度
に実装する事が可能と々っている。
しかしながら、本構成には以下に示す問題がある。
即ち、同一基板上に複数のＬＳＩチップを二次元的に配
置する為、実装するＬＳＩの個数が増えるに従い、基板
面積が増加する。
置する為、実装するＬＳＩの個数が増えるに従い、基板
面積が増加する。
又チップ相互の電極は、配線を用いて接続されており、
配線容量、配線抵抗が存在し高速動作の為の障害となっ
ている。
配線容量、配線抵抗が存在し高速動作の為の障害となっ
ている。
発明の目的
本発明は以上の様な問題に鑑みなされたものであり、Ｌ
Ｓ４相互を高密度に接続し、複合多機能半導体装置を実
現し更に高速化を実現可能とする）１′導体装置を提供
するものである。
Ｓ４相互を高密度に接続し、複合多機能半導体装置を実
現し更に高速化を実現可能とする）１′導体装置を提供
するものである。
発明の構成
本発明は高密度、高速化を実現する為に１個のＬＳＩ基
板１の主面上に、１個又は複数のＬＳＩ基板２の主面を
対向せしめ、ＬＳＩ基板１の電極部とＬＳＩ基板２の所
望電極部を直接接続し、ＬＳＩ基板１．２を相互に固着
して得られる゛Ｉ４導体装置である。
板１の主面上に、１個又は複数のＬＳＩ基板２の主面を
対向せしめ、ＬＳＩ基板１の電極部とＬＳＩ基板２の所
望電極部を直接接続し、ＬＳＩ基板１．２を相互に固着
して得られる゛Ｉ４導体装置である。
実施例の説明
本発明による半導体装置の実施例を第２図、第３図及び
第４図を用いて説明する。第２図〜第４図ともに本発明
半導体装置の断面図を示すものである。
第４図を用いて説明する。第２図〜第４図ともに本発明
半導体装置の断面図を示すものである。
先ず第１図に於いて半導体基板１の主面にはトランジス
タ、抵抗等の機能素子が集積化形成され、更に同基板主
面上には表面保護膜２が形成されている。又同基板に対
する電気信号の入出力端子を構成する電極３は、前記表
面保護膜２の一部を除去したのち、凸状に、いわゆるバ
ンプ形式で構成される。次に半導体基板４の主面にも機
能素子が集積され、その主面上には表面保護膜５及び電
極６が設けである。ここで半導体基板４の主面は、前記
半導体基板１の主面上に対向して載置され、更に、半導
体基板４の電極６は半導体基板１の電極３と電気的に接
続されている。ここで電極相互の接続はハンダを用いて
おり、電極形成時に電極６、− ・ 部にハンダメッキを施しておき、接続時に加熱する事に
より容易に実現できる。又、必要があれば、当該半導体
装置の外にリードを取り出す事も可能である。本実施例
に於いては、電極相互の接続時に金属リード線７を同時
に接続する事により実現している。
タ、抵抗等の機能素子が集積化形成され、更に同基板主
面上には表面保護膜２が形成されている。又同基板に対
する電気信号の入出力端子を構成する電極３は、前記表
面保護膜２の一部を除去したのち、凸状に、いわゆるバ
ンプ形式で構成される。次に半導体基板４の主面にも機
能素子が集積され、その主面上には表面保護膜５及び電
極６が設けである。ここで半導体基板４の主面は、前記
半導体基板１の主面上に対向して載置され、更に、半導
体基板４の電極６は半導体基板１の電極３と電気的に接
続されている。ここで電極相互の接続はハンダを用いて
おり、電極形成時に電極６、− ・ 部にハンダメッキを施しておき、接続時に加熱する事に
より容易に実現できる。又、必要があれば、当該半導体
装置の外にリードを取り出す事も可能である。本実施例
に於いては、電極相互の接続時に金属リード線７を同時
に接続する事により実現している。
以上の様に電極相互を接続したのち、前記半導体基板１
と２は相互に固着される。本実施例に於いては、相互の
基板側面及び基板間のすき間に、エポキシ樹脂８を塗布
し、固形化接着している。
と２は相互に固着される。本実施例に於いては、相互の
基板側面及び基板間のすき間に、エポキシ樹脂８を塗布
し、固形化接着している。
本方法に依れば同種又は異種のＬＳＩを積み重ねる為に
基板面積を増やすことなく高密度に多機能化を実現でき
る。
基板面積を増やすことなく高密度に多機能化を実現でき
る。
本実施例に於いては、当該半導体装置外部との接続の為
にリード線を新たに設けたが、本発明は新たにリード線
を設けなくても、外部との接続を行うことができる。
にリード線を新たに設けたが、本発明は新たにリード線
を設けなくても、外部との接続を行うことができる。
第３図に於いて半導体基板１に対向載置する半導体基板
４は、少なくとも半導体基板１の電極のうち外部接続電
極３′の上には配置しない様にする。
４は、少なくとも半導体基板１の電極のうち外部接続電
極３′の上には配置しない様にする。
このあと所望接続電極３及び６を接続し、基板相互をエ
ポキシ樹脂８により接着固定せしめる。以上の方法によ
れば外部接続型＄３’は露出しており、外部との接続が
可能となる。本実施例に於いてはワイヤボンドによりＡ
７１線９を介し外部との接続を行っている。
ポキシ樹脂８により接着固定せしめる。以上の方法によ
れば外部接続型＄３’は露出しており、外部との接続が
可能となる。本実施例に於いてはワイヤボンドによりＡ
７１線９を介し外部との接続を行っている。
以上の実施例に於いては１個の半導体基板に対して１個
の半導体基板を接続したが、１個の半導体基板に対して
複数個の半導体基板を接続する事も可能である。
の半導体基板を接続したが、１個の半導体基板に対して
複数個の半導体基板を接続する事も可能である。
第４図に於いて半導体基板１の主面に対向して半導体基
板４．４’、４が載置され、所望電極相互が電気的に接
続され、基板相互も接着材（本実施例に於いてはエポキ
シ樹脂）により固着されている。本例によれば種々の機
［ＬＳＩ又は種々の種類を同一半導体基板上に載置でき
複合機能を有する半導体装置を高密度に実現できる。例
えば、ｃｐｕ用ＬＳＩと入出力用ＬＳＩ、更にメモリＬ
ＳＩやセンサーデバイス等を同一基板上に形成する事も
可能である。
板４．４’、４が載置され、所望電極相互が電気的に接
続され、基板相互も接着材（本実施例に於いてはエポキ
シ樹脂）により固着されている。本例によれば種々の機
［ＬＳＩ又は種々の種類を同一半導体基板上に載置でき
複合機能を有する半導体装置を高密度に実現できる。例
えば、ｃｐｕ用ＬＳＩと入出力用ＬＳＩ、更にメモリＬ
ＳＩやセンサーデバイス等を同一基板上に形成する事も
可能である。
７
発明の効果
本発明の゛１′導体装置は、゛１４導体基板相ｒ、１−
を縦方向に接続する構造をなし、基板間電極相４１′、
を直接に接続する為、多機ｒト土導体装置を高密度に実
現で六、更に配線抵抗、配線界１ｉ゛を大幅に軽減でき
る為、高速動作を可能ならしめるものである。
を縦方向に接続する構造をなし、基板間電極相４１′、
を直接に接続する為、多機ｒト土導体装置を高密度に実
現で六、更に配線抵抗、配線界１ｉ゛を大幅に軽減でき
る為、高速動作を可能ならしめるものである。
又、本発明によれば、゛１′導体ノｉ（板主面１−の能
動領域が本導体装置表面又Ｃ１裏面から深くなる為、α
線に」：るソフトエラーも大幅に減少せしめることがで
きる。
動領域が本導体装置表面又Ｃ１裏面から深くなる為、α
線に」：るソフトエラーも大幅に減少せしめることがで
きる。
第１図は従来の？１′導体装置の構成を示す図、第２図
、第３図、第４図はそれぞれ本発明の実施例における半
導体装置の断面図である。 １．４・・・・・Ｎ４導体基板、３，６・・・・・・電
極、７・・・・・リード線、８・・・ ・エポキシ樹脂
、９・・・・・Ａ７！線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ？ 第２図
、第３図、第４図はそれぞれ本発明の実施例における半
導体装置の断面図である。 １．４・・・・・Ｎ４導体基板、３，６・・・・・・電
極、７・・・・・リード線、８・・・ ・エポキシ樹脂
、９・・・・・Ａ７！線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ？ 第２図
Claims (1)
- 機能素子と電極部を有する第１の）１′導体基板の主面
に、機能素子を集積化し電極部を有する他の少くとも１
個の第２の半導体基板ｔの主面を対向載置せしめ、前記
第１と第２の基板の所望電極相互を接続し、基板相互を
固着ぜしめてなる゛１′導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57199206A JPS5988863A (ja) | 1982-11-12 | 1982-11-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57199206A JPS5988863A (ja) | 1982-11-12 | 1982-11-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5988863A true JPS5988863A (ja) | 1984-05-22 |
Family
ID=16403898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57199206A Pending JPS5988863A (ja) | 1982-11-12 | 1982-11-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5988863A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6189657A (ja) * | 1984-10-08 | 1986-05-07 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPH0548359U (ja) * | 1991-11-28 | 1993-06-25 | 三洋電機株式会社 | 半導体装置 |
| WO1998058409A1 (fr) * | 1997-06-16 | 1998-12-23 | Kabushiki Kaisha Tokai-Rika-Denki-Seisakusho | Procede de montage de puce de semi-conducteur, procede de fabrication d'une structure de puce sur puce et procede de fabrication d'une structure de puce sur carte |
| EP0913866B1 (en) * | 1997-03-10 | 2005-07-20 | Seiko Epson Corporation | Semiconductor Device and Circuit Board Having the Same Mounted Thereon |
-
1982
- 1982-11-12 JP JP57199206A patent/JPS5988863A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6189657A (ja) * | 1984-10-08 | 1986-05-07 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPH0548359U (ja) * | 1991-11-28 | 1993-06-25 | 三洋電機株式会社 | 半導体装置 |
| EP0913866B1 (en) * | 1997-03-10 | 2005-07-20 | Seiko Epson Corporation | Semiconductor Device and Circuit Board Having the Same Mounted Thereon |
| WO1998058409A1 (fr) * | 1997-06-16 | 1998-12-23 | Kabushiki Kaisha Tokai-Rika-Denki-Seisakusho | Procede de montage de puce de semi-conducteur, procede de fabrication d'une structure de puce sur puce et procede de fabrication d'une structure de puce sur carte |
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